JPS6127691A - 磁気低抗素子 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は磁性回転センサ等に用いられる磁気抵抗素子の
内部配線構造に関するものである。

〔発明の背景〕

従来、強磁性薄膜抵抗素子としては、パーマロイ等を用
いて磁界検出部を構成する磁気抵抗素子が知られている
（特開昭５７−１３１６４２号公報参照）。

しかし、磁界検出部の高集積化に伴ない磁界検出部と外
部接続用端子部までの内部配線を、多層配線構造とする
必要が生じた。

第１図は磁界検出部として２組のブリッジ回路をもつ磁
気抵抗素子の一例を示す平面構成図である。同図におい
て、磁界検出部１はパーマロイ薄膜抵抗（以下抵抗と称
する）１ａ＋１ｂ＋１ｃ、１ｄ。

１ｅ＋ｌｆｔ１ｇ＋１ｈの８本からなシ、所定の狭いピ
ッチで配置されている。また、この磁界検出部１の両端
には外部接続端子部２と接続するためにこの磁界検出部
１の抵抗値に比べて十分に抵抗値の低い導電材料からな
る第１層配線３が形成されている。

近年、磁気抵抗素子の面積の小形化および高集積化に伴
ない、多層配線構造とし、配線に必要な面積を少なくし
ている。この場合は第１層配線３の上層に図示しない層
間絶縁膜を形成し、その上に第２層配線４を形成し、第
１層配線３との接続はスルーホール５のみで行なう２層
配線構造が用いられる。

第２図は第１図に示すスルーホール５を配置した場合の
第１図の電気回路図を示したものである。

同図において、抵抗１ａ、１ｂ＋１ｅ、１ｆの４本で１
組、また抵抗１ｅ＋１ｄ＋１ｇ＋１ｈの４本で１組のブ
リッジ回路をそれぞれ構成している。このとき、外部接
続端子（以下端子と称する）２ｂ、２ｄおよび端子２ｅ
、２ｅは各ブリッジ回路での出力端子となる。

しかしながら、このような回路構成において、各ブリッ
ジ回路内でスルーホール５の位置が端子２ｂ＋２ｃでは
端子２ｆ側に、また端子２ｄ＋２ｅ側では端子２ａ側に
配置されることになる。この場合、第１図から明らかな
ようにスルーホール５の第１層配線３と第２層配線４と
の接続抵抗は、磁界検出部１の抵抗値に比べて小さいが
、第１層配線３．第２層配線４部分の抵抗に比べて大き
い値であり、また、製造プロセスの変動によっても影響
を受ける。このため、端子２ａ、２ｆを電源に接続して
磁界検出部１に磁界を印加しない場合、端子２ｂの電位
と端子２ｄの電位との差および端子２ｃの電位と端子２
ｅの電位との差、すなわちオフセット電圧が大きくなシ
、また変動も大きくなるという問題があった。

〔発明の目的〕

したがって本発明は前述した従来の問題に鑑みてなされ
たものであり、その目的とするところは、オフセット電
圧の値が小さくかつ変動の少ない磁気抵抗素子の内部配
線構造を提供することにある。

〔発明の概要〕

このような目的を達成するために本発明は、ブリッジ回
路内でのスルーホール配置を、一方の電源端子側のみと
し、スルーホールを通しての第１層配線、第２層配線の
接続抵抗によるオフセット電圧への影響を軽減させたも
のである。

〔発明の実施例〕

次に図面音用いて本発明の実施例を詳細に説明する。

第３図は本発明による磁気抵抗素子の内部配線構造の一
例を示す平面構成図であシ、前述の図と同一部分は同一
符号を付す。同図において、磁界検出部１を構成する各
抵抗１ａ＋１ｂ＊１ｃ＋ｆｄ＊１ｅ＋１ｆ＋１ｇ＋１ｈ
は互いに約１００μｍ程度の狭いピッチで形成配置され
ている。そして、これらの抵抗１ａ〜１ｈのうち、抵抗
１ａ、１ｅ＋１ｄｔ１ｈと各端子２ｂ＋２ｃ＋２ｄ＋２
ｅとの間は、磁界検出部１の抵抗値に比べて十分小さい
抵抗値となる導電材料からなる第１層配線３で直接配線
されている。残シの抵抗１ａ＋１ｇ＋１ｂｒ１ｆは第１
層配線３でスルーホール５が形成可能な部位まで配線さ
れている。また、ＭＩＮ配勝３，３　上にスルーホール
５の部分を除いて図示しない層間絶縁膜を形成し、その
上に第１層配線３，３同様に配線抵抗の小さい導電材か
らなる第２層配線４を形成し、第１層配線３゜３′とス
ルーホール５部分とで接続され２組のブリッジ回路を構
成する。

第４図は第３図の２組のブリッジ回路の電気回路図を示
したものである。第４図において、スルーホール５の配
置は、抵抗１ａｙ１ｂ＋１ｅ＋１ｆで構成されるブリッ
ジ回路においては端子２ｂ　ｒ　２　ｅに対して電源端
子２ｆ側に、また抵抗１　ｅ　＋　１　ｄ　＋　１　ｇ
　＊１ｈで構成されるブリッジ回路においては２ｇ、２
ｄに対して電源端子２ａ側となるようにそれぞれ構成さ
れることに々る。

このような構成によれば、スルーホール５の配置は、ブ
リッジ回路内ではどちらか一方の電源接続端子２ａまた
は電源接続端子２ｆ側に統一して配置できる内部配線構
造となる。この結果、スルーホール５における第１層配
線３，３′と第２層配線４との接続抵抗が製造プロセス
で変動を生じた場合でも端子２ｂと端子２ｃとの間およ
び端子２ｅと端子２ｄとの間の磁界を印加しない状態で
の各電位差、すなわちオフセット電圧への影響を小さく
することができる。

〔発明の効果〕

以上説明したように本発明によれば、多層配線構造にお
ける各層配線間での接続抵抗の影響を押えることができ
るので、オフセット電圧値の小さいかつ変動の少ない磁
気抵抗素子が得られるという極めて優れた効果を奏する
。

【図面の簡単な説明】

第１図は従来の多層配線構造を有する磁気抵抗素子の内
部配線構造を示す平面構成図、第２図は第１図の電気回
路図、第３図は本発明による磁気抵抗素子の内部配線構
造の一例を示す平面構成図、第４図は第３図の電気回路
図である。

Claims (1)

【特許請求の範囲】
1. 　複数の強磁性薄膜抵抗素子で構成される磁界検出部と
   、複数の外部接続用端子部と、前記磁界検出部と外部接
   続用端子部との間を接続する多層配線部と、前記多層配
   線部相互間を接続するスルーホール部とを備えた磁気抵
   抗素子において、前記スルーホール部形成位置を、電気
   的接続状態でブリッジ回路を構成するとき、該ブリッジ
   回路内では同一電源端子部側となる部位に配置すること
   を特徴とした磁気抵抗素子の内部配線構造。