JPS63278399A - 混成厚膜回路の構成方法 - Google Patents

混成厚膜回路の構成方法

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JPS63278399A
JPS63278399A JP62114075A JP11407587A JPS63278399A JP S63278399 A JPS63278399 A JP S63278399A JP 62114075 A JP62114075 A JP 62114075A JP 11407587 A JP11407587 A JP 11407587A JP S63278399 A JPS63278399 A JP S63278399A
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JP
Japan
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layers
layer
conductors
circuit
insulating
Prior art date
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Pending
Application number
JP62114075A
Other languages
English (en)
Inventor
Kazuo Yamashita
和郎 山下
Osamu Teshigawara
勅使河原　治
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Japan Radio Co Ltd
Original Assignee
Japan Radio Co Ltd
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Publication date
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Pending legal-status Critical Current

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    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/16—Printed circuits incorporating printed electric components, e.g. printed resistor, capacitor, inductor
    • H05K1/162—Printed circuits incorporating printed electric components, e.g. printed resistor, capacitor, inductor incorporating printed capacitors

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  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Waveguides (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は混成厚膜回路において、表面実装部品を減少さ
せ、より小形化を実現させる構成に関する。
（従来の技術） 従来、混成厚膜回路では、多層化により抵抗、コンデン
サなどの回路部品が内層化され、小形化が進められてい
る。
第２図に従来の混成厚膜回路の構成断面を示す。
図において１００は絶縁基板、１１０は高誘電率絶縁層
、１２０は絶縁層、１０１，１１１，１２１は導体、１
０２は抵抗体、１０３はピアホール、１０４は表面実装
半導体ペアチップ部品、１０５は表面実装チップ部品、
１０６は半田付は部分をそれぞれ表している。この例で
は、絶縁基板１００上の導体ＪＯＩと高誘電率絶縁層１
１０をはさんで対向している導体１１１とはコンデンサ
を形成させており、高誘電率絶縁ＦＪｌｌＯはコンデン
サを作るための層である。また、絶縁層１２０は誘電率
の特に大きい材料ではなく、導体１１１゜抵抗体１０２
を覆い、上層との絶縁を行う層である。ピアホール１０
３は上下導体間を継ぐために使われているものである。
さらに絶縁層１２０の上には導体１２１を置き、表面実
装部品として半導体ペアチップ部品＋０４をボンディン
グ、チップ部品＋０５を半田付け１０６で取り付ける。
本例ではコンデンサを作るために高誘電率絶縁層１１０
が形成されているが、高誘電率ゆえに、この絶縁層をは
さんで配線導体が対向すると不要な容量結合が生じ、高
周波数特性が劣ることになるため、配線導体の設計に際
しては、禁止帯を設けたり、容量結合分を保障するため
の部品増加などが生じ、小形化に対して不利となる。本
発明はこうした問題点を解決するものである。
（発明が解決しようとする問題点） 本発明はこうした欠点を解決するために、一つの絶縁層
を誘電率の異なる複数の絶縁体で構成することにより、
一層で多種の容量値のコンデンサ厚膜回路を提供するも
のである。
（問題点を解決するための手段） 第１図は本発明の実施例で、１００は絶縁基板、１２０
は絶縁層、１０１，１１１は導体、１０３はピアホール
、１０４は半導体ペアチップ部品、＋０５は表面実装チ
ップ部品、１０６は半田付は部分、１１０は絶縁層１２
０中の低誘電率部分、＋１２は絶縁層＋２０中の高誘電
率部分である。
つぎに、この構成による機能は、絶縁基板１００上の導
体＋０１で配線あるいはコンデンサの電極、さらには抵
抗用電極などを構成させる。抵抗用電極上には抵抗体を
置き、その上に絶縁層１２０を置き、さらに導体１１１
で多層とする。ここで絶縁層１２０中の高誘電率部分＋
１２では対向導体間で容量結合が大きく得られ、同じ絶
縁層Ｉ２０中の低誘電率部分１１０では容量結合がそれ
チップ！０４をボンディングし、表面実装用チップ部品
１０５を半田付け１０６により取り付けているが、さら
に層数を増加させ絶縁層１２０と同じような層を必要な
数重ねていくことは可能である。一方絶縁層１２０中の
誘電率の異なる部分は何種類でも可能なことは明らかで
ある。また高周波回路で良く用いられる分布定数回路の
構成も自由に配置が出来るものである。
（発明の効果） 以上説明したように、本発明では絶縁層の誘電率を必要
な値に選択し、混在させることで層数の減少、小形化を
促進させ、かつ高周波動作でも不要な容量結合を少なく
することが出来るものである。
【図面の簡単な説明】
第１図は本発明の一実施例による混成厚膜回路構成の断
面図、第２図は従来の混成厚膜回路構成の断面図である
。

Claims (1)

    【特許請求の範囲】
  1. 　絶縁基板又は導電基板上に絶縁層と導体層を一つある
    いは複数層組み合わせて構成される回路基板において、
    該絶縁層の任意の一層又は複数層に誘電率の異なる絶縁
    層を混在させ誘電率の高い箇所にはコンデンサあるいは
    分布定数回路などを形成し、誘電率の低い箇所には分布
    容量をさける回路を構成することを特徴とする混成厚膜
    回路の構成方法。
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