JPH03258101A - 回路基板 - Google Patents
回路基板Info
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- JPH03258101A JPH03258101A JP2058573A JP5857390A JPH03258101A JP H03258101 A JPH03258101 A JP H03258101A JP 2058573 A JP2058573 A JP 2058573A JP 5857390 A JP5857390 A JP 5857390A JP H03258101 A JPH03258101 A JP H03258101A
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- JP
- Japan
- Prior art keywords
- conductor layer
- board
- semiconductor element
- line
- connection pad
- Prior art date
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- Pending
Links
- 239000004020 conductor Substances 0.000 claims abstract description 30
- 239000004065 semiconductor Substances 0.000 claims abstract description 25
- 239000003990 capacitor Substances 0.000 claims abstract description 18
- 239000010409 thin film Substances 0.000 claims abstract description 10
- 239000000758 substrate Substances 0.000 claims description 15
- 230000005540 biological transmission Effects 0.000 abstract description 3
- 230000000694 effects Effects 0.000 description 3
- 230000001771 impaired effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
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- H01L2224/481—Disposition
- H01L2224/48111—Disposition the wire connector extending above another semiconductor or solid-state body
-
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- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
- H01L2224/48137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
Landscapes
- Fixed Capacitors And Capacitor Manufacturing Machines (AREA)
- Waveguide Connection Structure (AREA)
- Waveguides (AREA)
- Parts Printed On Printed Circuit Boards (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、高周波用半導体素子を実装する回路基板に関
する。
する。
従来、この種の回路基板は、第３図の断面図に示すよう
に、誘電体基板１の上面に導体線路５゜６、下面に接地
導体３を有する両面導体基板で、導体線路５と接地導体
３により分布定数線路を形成していた。マイクロ波用半
導体素子９を実装する場合、直流の電源用線路において
は、バイパス容量１０を設置し、高周波成分を除去して
いる。
に、誘電体基板１の上面に導体線路５゜６、下面に接地
導体３を有する両面導体基板で、導体線路５と接地導体
３により分布定数線路を形成していた。マイクロ波用半
導体素子９を実装する場合、直流の電源用線路において
は、バイパス容量１０を設置し、高周波成分を除去して
いる。
このとき、容量素子１０は、高周波成分を効率よく除去
するため、ポンディング線１１のインダクタンスの影響
を小さくするように、半導体素子９に近づけて設置して
いる。そのため、高周波用の線路５と半導体素子９との
間は、長いポンディング線１１により容量素子１０を越
えるようにして接続しておった。
するため、ポンディング線１１のインダクタンスの影響
を小さくするように、半導体素子９に近づけて設置して
いる。そのため、高周波用の線路５と半導体素子９との
間は、長いポンディング線１１により容量素子１０を越
えるようにして接続しておった。
上述した従来の回路基板は、マイクロ波用半導体素子を
実装する場合、高周波バイパス用容量素子を、半導体素
子の周囲に設置しているので、高周波の信号端子と、基
板を接続するボンディング線が長くなり高周波の伝達特
性が悪くなるという欠点がある。また、電源系の端子が
増えるとバイパス用容量素子も増え、半導体素子の近く
に設置できなくなり、電源用線路のボンディング線も長
くねり、高周波が十分にバイパスされないという欠点が
ある。
実装する場合、高周波バイパス用容量素子を、半導体素
子の周囲に設置しているので、高周波の信号端子と、基
板を接続するボンディング線が長くなり高周波の伝達特
性が悪くなるという欠点がある。また、電源系の端子が
増えるとバイパス用容量素子も増え、半導体素子の近く
に設置できなくなり、電源用線路のボンディング線も長
くねり、高周波が十分にバイパスされないという欠点が
ある。
上記課題に対し本発明では、誘電体基板の下面側に、バ
イパス用容量電極導体層と接地導体層との間に誘電体薄
膜を間にはさんで形成したバイパス用容量を設け、前記
バイパス用容量電極導体層と基板上面の半導体素子マウ
ントランドに近接して設けた電源用線路端接続パッドと
の間をスルーホールを通して接続することで、基板上面
の従来の容量素子をなくし、半導体素子マウントランド
上にマウントされた半導体素子の電極と高周波用信号線
路端および電源用線路端の接続パッドとの間を共に短い
ボンディングワイヤで接続可能にしている。
イパス用容量電極導体層と接地導体層との間に誘電体薄
膜を間にはさんで形成したバイパス用容量を設け、前記
バイパス用容量電極導体層と基板上面の半導体素子マウ
ントランドに近接して設けた電源用線路端接続パッドと
の間をスルーホールを通して接続することで、基板上面
の従来の容量素子をなくし、半導体素子マウントランド
上にマウントされた半導体素子の電極と高周波用信号線
路端および電源用線路端の接続パッドとの間を共に短い
ボンディングワイヤで接続可能にしている。
つぎに本発明を実施例により説明する。
第１図は本発明の第１実施例に半導体素子をマウントし
、ボンディングワイヤで接続した状態を０波用半導体素
子９がマウントされ、半導体素子９の電極と、基板１の
下面に誘電体薄膜２を介して形成の接地用導体層３との
間でス）ｌツブ線路を形成している高周波信号線路５の
端部接続パッドとの間および基板上の電源用線路６の端
部接続パッドとの間はボンディングワイヤ１１で接続さ
れている。また、基板１の下面には、前記接地導体層３
との間に前記誘電体薄膜２を間にはさんでバイパス用容
量電極導体層７が形成されており、この電極導体層７と
前記電源用線路６の端部接続パッドとの間はスルーホー
ル８を通して接続されている。
、ボンディングワイヤで接続した状態を０波用半導体素
子９がマウントされ、半導体素子９の電極と、基板１の
下面に誘電体薄膜２を介して形成の接地用導体層３との
間でス）ｌツブ線路を形成している高周波信号線路５の
端部接続パッドとの間および基板上の電源用線路６の端
部接続パッドとの間はボンディングワイヤ１１で接続さ
れている。また、基板１の下面には、前記接地導体層３
との間に前記誘電体薄膜２を間にはさんでバイパス用容
量電極導体層７が形成されており、この電極導体層７と
前記電源用線路６の端部接続パッドとの間はスルーホー
ル８を通して接続されている。
このような回路基板では、第３図の従来例のようには基
板上の容量素子がないので、高周波用信号線路端部の接
続パッドおよび電源用線路端部の接続パッドは共に半導
体素子９に近接して設けることができ、短いボンディン
グワイヤでこれら接続パッドと半導体素子電極との間が
接続できる。
板上の容量素子がないので、高周波用信号線路端部の接
続パッドおよび電源用線路端部の接続パッドは共に半導
体素子９に近接して設けることができ、短いボンディン
グワイヤでこれら接続パッドと半導体素子電極との間が
接続できる。
基板下面側のバイパス用容量電極導体層７と基板面の線
路端接続パッドとの間はスルーホール８て接続されてい
るが、スルーホール８のインダクタンス成分はボンディ
ングワイヤに比べ十分少さいので、バイパス用容量電極
導体７と接地導体３との間のバイパス容量によるバイパ
ス効果が損われることはない。
路端接続パッドとの間はスルーホール８て接続されてい
るが、スルーホール８のインダクタンス成分はボンディ
ングワイヤに比べ十分少さいので、バイパス用容量電極
導体７と接地導体３との間のバイパス容量によるバイパ
ス効果が損われることはない。
第２図は本発明の第２実施例に半導体素子をマウントし
、ワイヤボンディングした状態の部分断面図である。第
２図において、これを第１図の実施例と比べると、本例
では、電源配線としては、基板縁端の電源入力接続パッ
ド１２からスルーホール１３で基板下面側のバイパス用
容量電極導体層１４につながり、さらにスルーホール８
を通して基板上の半導体素子９の近くの接続パッドにつ
ながっており、基板上面の電源用線路が省略されている
ので、基板上面の線路配置が第１実施例に比べ簡単にな
る利点がある。
、ワイヤボンディングした状態の部分断面図である。第
２図において、これを第１図の実施例と比べると、本例
では、電源配線としては、基板縁端の電源入力接続パッ
ド１２からスルーホール１３で基板下面側のバイパス用
容量電極導体層１４につながり、さらにスルーホール８
を通して基板上の半導体素子９の近くの接続パッドにつ
ながっており、基板上面の電源用線路が省略されている
ので、基板上面の線路配置が第１実施例に比べ簡単にな
る利点がある。
以上説明したように本発明は、基板下面側のバイパス用
容量電極導体層と誘電体薄膜と接地導体でバイパス用容
量を形成することにより、半導体素子に近接する場所ま
で基板上の導体線路の配線ができるので、ボンディング
ワイヤを短かくでき、そのインダクタンス成分を減らし
、高周波の伝達特性を向上させる効果がある。また、バ
イパス用容量の電極を基板上の線路とは異なる層に形成
することにより、容量の形状、大きさを自由に変えられ
る効果がある。
容量電極導体層と誘電体薄膜と接地導体でバイパス用容
量を形成することにより、半導体素子に近接する場所ま
で基板上の導体線路の配線ができるので、ボンディング
ワイヤを短かくでき、そのインダクタンス成分を減らし
、高周波の伝達特性を向上させる効果がある。また、バ
イパス用容量の電極を基板上の線路とは異なる層に形成
することにより、容量の形状、大きさを自由に変えられ
る効果がある。
第１図および第２図はそれぞれ本発明の第１実施例およ
び第２実施例回路基板に半導体素子をマウントし、ボン
ディングワイヤ接続をした状態の部分断面図、第３図は
従来の回路基板に半導体素子をマウントしホンティング
ワイヤ接続をした状態の部分断面図である。 １・・・・・・誘電体基板、２・・・・・・誘電体薄膜
、３・・・・・・接地導体層、４・・・・・・半導体素
子マウントランド、５・・・・・・高周波用信号線路、
６・・・・・・電源用線路、７．１４・・・・・・バイ
パス用容量電極導体層、８，１３・・・・・・スルーホ
ール、９・・・・・・マイクロ波用半導体素子、１０・
・・・・・容量素子、１１・・・・・・ボンディングワ
イヤ、１２・・・・・・電源接続入力パッド。
び第２実施例回路基板に半導体素子をマウントし、ボン
ディングワイヤ接続をした状態の部分断面図、第３図は
従来の回路基板に半導体素子をマウントしホンティング
ワイヤ接続をした状態の部分断面図である。 １・・・・・・誘電体基板、２・・・・・・誘電体薄膜
、３・・・・・・接地導体層、４・・・・・・半導体素
子マウントランド、５・・・・・・高周波用信号線路、
６・・・・・・電源用線路、７．１４・・・・・・バイ
パス用容量電極導体層、８，１３・・・・・・スルーホ
ール、９・・・・・・マイクロ波用半導体素子、１０・
・・・・・容量素子、１１・・・・・・ボンディングワ
イヤ、１２・・・・・・電源接続入力パッド。
Claims (1)
- 誘電体基板と、この誘電体基板上面に形成された高周
波用半導体素子マウントランドと、この半導体素子マウ
ントランド近くに形成された高周波信号用線路端部の接
続パッドおよび電源用線路端部の接続パッドと、前記基
板下面に形成されたバイパス用容量電極導体層と、この
容量電極導体層と前記電源線路端部接続パッドとの間を
接続するスルーホールと、前記容量電極導体層を覆って
形成された誘電体薄膜と、この誘電体薄膜を含む前記基
板下面全面に形成された接地導体層とを含むことを特徴
とする回路基板。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2058573A JPH03258101A (ja) | 1990-03-08 | 1990-03-08 | 回路基板 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2058573A JPH03258101A (ja) | 1990-03-08 | 1990-03-08 | 回路基板 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03258101A true JPH03258101A (ja) | 1991-11-18 |
Family
ID=13088184
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2058573A Pending JPH03258101A (ja) | 1990-03-08 | 1990-03-08 | 回路基板 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03258101A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06204276A (ja) * | 1992-08-31 | 1994-07-22 | Hewlett Packard Co <Hp> | 集積回路実装システム |
| JPH06291520A (ja) * | 1992-04-03 | 1994-10-18 | Matsushita Electric Ind Co Ltd | 高周波多層集積回路 |
| JPH07193401A (ja) * | 1993-12-24 | 1995-07-28 | Nec Corp | 高周波チョーク回路 |
| US5493259A (en) * | 1992-10-13 | 1996-02-20 | The Whitaker Corporation | High voltage, low pass filtering connector with multiple ground planes |
| US5815373A (en) * | 1994-08-22 | 1998-09-29 | Telefonaktiebolaget Lm Ericsson | Coupling device presenting and/or dominating a capacitance belonging to a board with a printed circuit |
| US5982632A (en) * | 1995-01-24 | 1999-11-09 | Intel Corporation | Short power signal path integrated circuit package |
-
1990
- 1990-03-08 JP JP2058573A patent/JPH03258101A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06291520A (ja) * | 1992-04-03 | 1994-10-18 | Matsushita Electric Ind Co Ltd | 高周波多層集積回路 |
| JPH06204276A (ja) * | 1992-08-31 | 1994-07-22 | Hewlett Packard Co <Hp> | 集積回路実装システム |
| US5493259A (en) * | 1992-10-13 | 1996-02-20 | The Whitaker Corporation | High voltage, low pass filtering connector with multiple ground planes |
| JPH07193401A (ja) * | 1993-12-24 | 1995-07-28 | Nec Corp | 高周波チョーク回路 |
| US5815373A (en) * | 1994-08-22 | 1998-09-29 | Telefonaktiebolaget Lm Ericsson | Coupling device presenting and/or dominating a capacitance belonging to a board with a printed circuit |
| US5982632A (en) * | 1995-01-24 | 1999-11-09 | Intel Corporation | Short power signal path integrated circuit package |
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