JPS6260816B2 - - Google Patents
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- JPS6260816B2 JPS6260816B2 JP53139557A JP13955778A JPS6260816B2 JP S6260816 B2 JPS6260816 B2 JP S6260816B2 JP 53139557 A JP53139557 A JP 53139557A JP 13955778 A JP13955778 A JP 13955778A JP S6260816 B2 JPS6260816 B2 JP S6260816B2
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- Japan
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- resistor
- region
- external terminal
- semiconductor device
- power supply
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- 239000004065 semiconductor Substances 0.000 claims description 14
- 239000000758 substrate Substances 0.000 description 6
- 238000010586 diagram Methods 0.000 description 4
- 238000009413 insulation Methods 0.000 description 4
- 238000002955 isolation Methods 0.000 description 4
- 230000015556 catabolic process Effects 0.000 description 3
- 239000010408 film Substances 0.000 description 3
- 238000000926 separation method Methods 0.000 description 3
- 230000003071 parasitic effect Effects 0.000 description 2
- 230000002265 prevention Effects 0.000 description 2
- 239000010409 thin film Substances 0.000 description 2
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- 238000000034 method Methods 0.000 description 1
- 239000008188 pellet Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
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- Engineering & Computer Science (AREA)
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- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
本発明は、半導体装置特に静電破壊に対して強
く、しかも抵抗素子の分離絶縁領域を小さくした
半導体装置に関する。
く、しかも抵抗素子の分離絶縁領域を小さくした
半導体装置に関する。
半導体集積回路の静電気破壊は、外部端子に直
接つながる内部素子に、正または負の静電パルス
が印加され、その電圧、電流によつて内部素子が
破壊されるものである。
接つながる内部素子に、正または負の静電パルス
が印加され、その電圧、電流によつて内部素子が
破壊されるものである。
従来このような静電破壊防止の対策として、外
部端子に直接つながる素子は、独立に分離絶縁を
ほどこして電源電位から分離し、これによつて素
子のまわりの電位が素子の電位によつて定まるよ
うにする方法がとられてきた。
部端子に直接つながる素子は、独立に分離絶縁を
ほどこして電源電位から分離し、これによつて素
子のまわりの電位が素子の電位によつて定まるよ
うにする方法がとられてきた。
しかしながら、外部端子に直接つながる素子を
分離絶縁すると、その素子が特に絶対値の大きい
抵抗等の場合、分離絶縁のために占められる面積
が大きくなり、かつ素子のレイアウトの自由度が
減つて都合が悪いという欠点があつた。
分離絶縁すると、その素子が特に絶対値の大きい
抵抗等の場合、分離絶縁のために占められる面積
が大きくなり、かつ素子のレイアウトの自由度が
減つて都合が悪いという欠点があつた。
本発明の目的は、上記の欠点を解決し、素子の
分離絶縁に要する占有面積を大きくすることなく
静電破壊に対して強い半導体装置を提供すること
にある。
分離絶縁に要する占有面積を大きくすることなく
静電破壊に対して強い半導体装置を提供すること
にある。
上記の目的を達成するために、本発明は、半導
体基板に設けられた抵抗領域を２つに分割し、そ
の一方を分離絶縁して外部端子に接続し、他方を
電源側に接続し、さらに分割した２つの抵抗領域
を互に電気的に直列接続したことを特徴とするも
のである。例えば外部端子に直接つながる絶対値
の大きな抵抗は、それを全て分離絶縁するのでは
なく抵抗を適当な長さに分割し、そのうち外部端
子に近い方の抵抗のみを分離絶縁し、残りを電源
電位で、逆バイアス（PN接合に電流が流れない
ような電位を与える）しておく。
体基板に設けられた抵抗領域を２つに分割し、そ
の一方を分離絶縁して外部端子に接続し、他方を
電源側に接続し、さらに分割した２つの抵抗領域
を互に電気的に直列接続したことを特徴とするも
のである。例えば外部端子に直接つながる絶対値
の大きな抵抗は、それを全て分離絶縁するのでは
なく抵抗を適当な長さに分割し、そのうち外部端
子に近い方の抵抗のみを分離絶縁し、残りを電源
電位で、逆バイアス（PN接合に電流が流れない
ような電位を与える）しておく。
本発明の一実施例に係る半導体装置は、半導体
基板の一導電型領域（例えばＮ型基板領域）に設
けられた反対導電型（Ｐ型）抵抗領域を分割しそ
の一方を反対導電型絶縁領域で分離絶縁し、残り
の部分を含む前記一導電型領域に電源電位を与え
２つの部分を半導体基板上の絶縁膜上に延在する
導電膜または抵抗性薄膜を介して直列接続してな
るものである。
基板の一導電型領域（例えばＮ型基板領域）に設
けられた反対導電型（Ｐ型）抵抗領域を分割しそ
の一方を反対導電型絶縁領域で分離絶縁し、残り
の部分を含む前記一導電型領域に電源電位を与え
２つの部分を半導体基板上の絶縁膜上に延在する
導電膜または抵抗性薄膜を介して直列接続してな
るものである。
以下、本発明を実施例によつて詳しく説明す
る。
る。
半導体集積回路の静電破壊は外部端子に正また
は負の静電気パルスが印加され、それにつながる
内部素子を破壊するものであるが、これは第１図
ａに示す断面図および第１図ｂに示す等価回路図
において、抵抗２は抵抗２とエピタキシヤル層５
からなる寄生ダイオード８を介して電源につなが
つており、入力端子１からパルスがダイオード８
を通つて電源側配線３に抜け、その電流によつて
抵抗２が破壊されるからである。
は負の静電気パルスが印加され、それにつながる
内部素子を破壊するものであるが、これは第１図
ａに示す断面図および第１図ｂに示す等価回路図
において、抵抗２は抵抗２とエピタキシヤル層５
からなる寄生ダイオード８を介して電源につなが
つており、入力端子１からパルスがダイオード８
を通つて電源側配線３に抜け、その電流によつて
抵抗２が破壊されるからである。
したがつて前述した如く外部端子１に直接つな
がる抵抗２を分離絶縁しておけば、入力パルスが
直接電源に抜けることはないので内部抵抗素子は
破壊されない。
がる抵抗２を分離絶縁しておけば、入力パルスが
直接電源に抜けることはないので内部抵抗素子は
破壊されない。
しかしながら、従来は外部端子につながる抵抗
は、その絶対値が大きく占有面積が大きい場合で
もすべて一様に上述の理由によつて分離絶縁して
いる。この分離絶縁のために要する面積はペレツ
トの全面積に対し外部端子が増えるにしたがつて
ますます増大し、高集積化の障害となつていた。
は、その絶対値が大きく占有面積が大きい場合で
もすべて一様に上述の理由によつて分離絶縁して
いる。この分離絶縁のために要する面積はペレツ
トの全面積に対し外部端子が増えるにしたがつて
ますます増大し、高集積化の障害となつていた。
そこで本発明では、絶対値の大きな抵抗は静電
破壊パルスの電流制限に必要な最小の抵抗値、例
えば300Ω程度の抵抗とそれ以外の残りの抵抗と
に分割し、外部端子につながる方へ小さい抵抗を
置いて分離絶縁し、配線によつて残りの抵抗と直
列接続する。即ち第２図ａの断面図およびその等
価回路図に示すように、抵抗を７ａと７ｂとに分
割しその外部端子側の抵抗７ａを分離絶縁し、か
つこれらを半導体基板上の絶縁膜上に延在する導
電膜または抵抗性薄膜１１を介して直列接続す
る。８は抵抗７ｂから電源への寄生ダイオードで
ある。９は抵抗７ａから分離絶縁エピタキシヤル
層６へのダイオード、１０は前記エピタキシヤル
層６から基板４へのダイオードであつて静電パル
スの放電ルートに並列に入つている。このような
構造により抵抗７ａは、分離絶縁のため入力端子
１から電源側配線３へ放電パルスが抜けないので
静電破壊に対し十分強くできる。
破壊パルスの電流制限に必要な最小の抵抗値、例
えば300Ω程度の抵抗とそれ以外の残りの抵抗と
に分割し、外部端子につながる方へ小さい抵抗を
置いて分離絶縁し、配線によつて残りの抵抗と直
列接続する。即ち第２図ａの断面図およびその等
価回路図に示すように、抵抗を７ａと７ｂとに分
割しその外部端子側の抵抗７ａを分離絶縁し、か
つこれらを半導体基板上の絶縁膜上に延在する導
電膜または抵抗性薄膜１１を介して直列接続す
る。８は抵抗７ｂから電源への寄生ダイオードで
ある。９は抵抗７ａから分離絶縁エピタキシヤル
層６へのダイオード、１０は前記エピタキシヤル
層６から基板４へのダイオードであつて静電パル
スの放電ルートに並列に入つている。このような
構造により抵抗７ａは、分離絶縁のため入力端子
１から電源側配線３へ放電パルスが抜けないので
静電破壊に対し十分強くできる。
以上述べたことから明らかなように、本発明は
半導体集積回路の静電破壊の防止、特に抵抗の静
電破壊防止においてそのための分離絶縁領域の占
める面積を従来のものより小さくでき、かつレイ
アウトにも自由度を多く与えることが可能であ
る。
半導体集積回路の静電破壊の防止、特に抵抗の静
電破壊防止においてそのための分離絶縁領域の占
める面積を従来のものより小さくでき、かつレイ
アウトにも自由度を多く与えることが可能であ
る。
第１図ａは従来の半導体装置の断面図、第１図
ｂはその等価回路図、第２図ａは本発明の実施例
に係る半導体装置の断面図、第２図ｂはその等価
回路図である。 １……外部入力端子、２……抵抗、３……電源
側配線、４……基板、５……エピタキシヤル層、
６…分離絶縁エピタキシヤル層、７ａ，７ｂ……
抵抗、８，９，１０……ダイオード。
ｂはその等価回路図、第２図ａは本発明の実施例
に係る半導体装置の断面図、第２図ｂはその等価
回路図である。 １……外部入力端子、２……抵抗、３……電源
側配線、４……基板、５……エピタキシヤル層、
６…分離絶縁エピタキシヤル層、７ａ，７ｂ……
抵抗、８，９，１０……ダイオード。
Claims (1)
- １ 外部端子につながる抵抗を有する半導体装置
において、前記抵抗を第１の抵抗領域とこれより
も抵抗値の大きな第２の抵抗領域とで構成し、前
記第１の抵抗領域をバイアス電圧が与えられてい
ない第１の島領域に形成すると共に前記外部端子
に接続し、前記第２の抵抗領域をバイアス電圧が
与えられた第２の島領域に形成すると共に内部回
路側に接続し、さらに前記第１および第２の抵抗
領域を電気的に直列接続したことを特徴とする半
導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13955778A JPS5565454A (en) | 1978-11-13 | 1978-11-13 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13955778A JPS5565454A (en) | 1978-11-13 | 1978-11-13 | Semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5565454A JPS5565454A (en) | 1980-05-16 |
| JPS6260816B2 true JPS6260816B2 (ja) | 1987-12-18 |
Family
ID=15248026
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13955778A Granted JPS5565454A (en) | 1978-11-13 | 1978-11-13 | Semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5565454A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57124464A (en) * | 1981-01-26 | 1982-08-03 | Mitsubishi Electric Corp | Semiconductor integrated circuit device |
| JP2002124629A (ja) * | 2000-10-13 | 2002-04-26 | Seiko Instruments Inc | 半導体装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4913092U (ja) * | 1972-05-11 | 1974-02-04 | ||
| JPS5754288U (ja) * | 1980-09-17 | 1982-03-30 |
-
1978
- 1978-11-13 JP JP13955778A patent/JPS5565454A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4913092U (ja) * | 1972-05-11 | 1974-02-04 | ||
| JPS5754288U (ja) * | 1980-09-17 | 1982-03-30 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5565454A (en) | 1980-05-16 |
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