JPS6298744A - プログラマブルロジツクアレイ - Google Patents
プログラマブルロジツクアレイInfo
- Publication number
- JPS6298744A JPS6298744A JP60239709A JP23970985A JPS6298744A JP S6298744 A JPS6298744 A JP S6298744A JP 60239709 A JP60239709 A JP 60239709A JP 23970985 A JP23970985 A JP 23970985A JP S6298744 A JPS6298744 A JP S6298744A
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- Japan
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- column
- matrix
- pla
- constituted
- mosfet
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路に関する。
従来、半導体集積回路で用いられるプログラマブルロジ
ックアレイ（以下ＰＬＡと略す）の構造は第２図に示す
ようにＡＮＤマトリクス５２とＯＲマ） ＩＪクス５４
のそれぞれの入力と出力（５１゜５３．５５）の方向が
直交していた。
ックアレイ（以下ＰＬＡと略す）の構造は第２図に示す
ようにＡＮＤマトリクス５２とＯＲマ） ＩＪクス５４
のそれぞれの入力と出力（５１゜５３．５５）の方向が
直交していた。
上述した従来のＰＬＡは入力数（Ｃ）、積項数（ｄ）。
出力数（ｅ）等によって回路の規模が変わると、その形
状が二次元方向に変化する。この結果、複数のＰＬＡを
チップ上にレイアウトする場合、すき間ができやすく、
高密度化が困難となったり、入出力の信号線や電源の配
線が複雑になるという欠点がある。
状が二次元方向に変化する。この結果、複数のＰＬＡを
チップ上にレイアウトする場合、すき間ができやすく、
高密度化が困難となったり、入出力の信号線や電源の配
線が複雑になるという欠点がある。
本発明によれば、第一の負荷素子と、複数の、共通接続
されたゲート電極を有する直線状に配置された複数のＭ
ＯＳＦＥＴから成るＭＯＳＦＥＴ列と、第二の負荷素子
とを順に縦方向に一列に並べたものを単位列とし、これ
を横方向に複数列並べたことを特徴とするプログラマブ
ルロジックアレイが得られる。
されたゲート電極を有する直線状に配置された複数のＭ
ＯＳＦＥＴから成るＭＯＳＦＥＴ列と、第二の負荷素子
とを順に縦方向に一列に並べたものを単位列とし、これ
を横方向に複数列並べたことを特徴とするプログラマブ
ルロジックアレイが得られる。
次に本発明について図面を参照して説明する。
第１図は本発明の一実施例のうち単位列を示す図で（ａ
）は平面図、（ｂ）は等価回路図である。図において１
〜４は第一の負荷素子、１０，２０．３０はそれぞれ共
通接続されたゲート電柵を有する直線状に配置された被
数のＭＯＳＦＥＴから成るＭＯＳＦＥＴ列で心シ、４１
〜４４は第二の負荷素子である。１は第１の負荷素子の
共通ドレイン電極、２はポリシリコンによる共通ゲート
電極、３．４はＭＯＳＦＥＴのソース電極、５はコンタ
クト穴を示す。６はＭＯＳＦＥＴ列の共通ソース電極、
１１．１２はポリシリコンによる共通ゲート電極、１３
〜１６は八〇５ＦＥＴのドレイン電極を示す。同様に２
１．２２及び３１．３２は共通ゲート電極、２３〜２８
及び３３〜３８はドレイン電極を示す。４４は第２の負
荷素子の共通ドレイン電極、４３は共通ゲート電極、４
１．４２はソース電極である。第１図（ａ）の平面図で
は集積回路の構造のうちＭＯＳＦＥＴの部分までを示し
、金属による配線部分は含まない。但し拡散と金属、及
びポリシリコンと金属との接続のだめのコンタクト穴は
すべて描いである。
）は平面図、（ｂ）は等価回路図である。図において１
〜４は第一の負荷素子、１０，２０．３０はそれぞれ共
通接続されたゲート電柵を有する直線状に配置された被
数のＭＯＳＦＥＴから成るＭＯＳＦＥＴ列で心シ、４１
〜４４は第二の負荷素子である。１は第１の負荷素子の
共通ドレイン電極、２はポリシリコンによる共通ゲート
電極、３．４はＭＯＳＦＥＴのソース電極、５はコンタ
クト穴を示す。６はＭＯＳＦＥＴ列の共通ソース電極、
１１．１２はポリシリコンによる共通ゲート電極、１３
〜１６は八〇５ＦＥＴのドレイン電極を示す。同様に２
１．２２及び３１．３２は共通ゲート電極、２３〜２８
及び３３〜３８はドレイン電極を示す。４４は第２の負
荷素子の共通ドレイン電極、４３は共通ゲート電極、４
１．４２はソース電極である。第１図（ａ）の平面図で
は集積回路の構造のうちＭＯＳＦＥＴの部分までを示し
、金属による配線部分は含まない。但し拡散と金属、及
びポリシリコンと金属との接続のだめのコンタクト穴は
すべて描いである。
ここで示しだ単位列を用いてＰＬＡを構成した例を第３
図に示す。第３図は第１図に示した単位列を３組横方向
に並べ、各素子間の配線を行なって１つのＰＬＡ回路を
構成したものである。第３図において６０は第一の負荷
素子部分で、６６は電源端子、６７はゲートの接地され
たＰＭＯ８ＦＥＴによる負荷素子、６５は入力のポリシ
リコン線、６１．６２．６３はそれぞれ前述のＭＯＳ
Ｆ Ｅ Ｔ列に相当し、６１と６２がＡＮＤマトリクス
、６３がＯＲマトリクスを構成している。７０はＡＮＤ
マトリクス内で論理回路を構成するＮＭＯ８ＦＥＴ、６
９は各ＮＭＯ８ＦＥＴのドレインを接続する一層目のア
ルミによる積項線、７２は一層目のアルミと二層目のア
ルミを接続するだめのスルーホール、６８は二層目のア
ルミによる積項線、７１は６１と６２の各ＭＯＳＦＥＴ
列の入力ポリシリコン線を接続している一層目のアルミ
、７３は積項線とＯＲマトリクス６３の入力ポリシリコ
ン線７４を接続する一層目アルミ線、７６はＯＲマトリ
クス内で論理回ｕをｍ成するため（ＤＮＭＯ８ＦＥＴ、
７５ ハ各ＮＭＯ８ＦＥＴのドレインを接続する一層目
のアルミによる出力線、７７は二層目アルミによる出力
線７７と一層目アルミとを接続するスルーホール、７８
はＯＲマトリクス側の負荷素子で、ゲートを接地された
ＰＭ０８ＦＥＴである。なお第３図は電気的な接続関係
を示すのを目的としたものであり、信号の経路から離れ
たへ１０８ＦＥＴや一部のコンタクト、スルーホールは
省略しである。
図に示す。第３図は第１図に示した単位列を３組横方向
に並べ、各素子間の配線を行なって１つのＰＬＡ回路を
構成したものである。第３図において６０は第一の負荷
素子部分で、６６は電源端子、６７はゲートの接地され
たＰＭＯ８ＦＥＴによる負荷素子、６５は入力のポリシ
リコン線、６１．６２．６３はそれぞれ前述のＭＯＳ
Ｆ Ｅ Ｔ列に相当し、６１と６２がＡＮＤマトリクス
、６３がＯＲマトリクスを構成している。７０はＡＮＤ
マトリクス内で論理回路を構成するＮＭＯ８ＦＥＴ、６
９は各ＮＭＯ８ＦＥＴのドレインを接続する一層目のア
ルミによる積項線、７２は一層目のアルミと二層目のア
ルミを接続するだめのスルーホール、６８は二層目のア
ルミによる積項線、７１は６１と６２の各ＭＯＳＦＥＴ
列の入力ポリシリコン線を接続している一層目のアルミ
、７３は積項線とＯＲマトリクス６３の入力ポリシリコ
ン線７４を接続する一層目アルミ線、７６はＯＲマトリ
クス内で論理回ｕをｍ成するため（ＤＮＭＯ８ＦＥＴ、
７５ ハ各ＮＭＯ８ＦＥＴのドレインを接続する一層目
のアルミによる出力線、７７は二層目アルミによる出力
線７７と一層目アルミとを接続するスルーホール、７８
はＯＲマトリクス側の負荷素子で、ゲートを接地された
ＰＭ０８ＦＥＴである。なお第３図は電気的な接続関係
を示すのを目的としたものであり、信号の経路から離れ
たへ１０８ＦＥＴや一部のコンタクト、スルーホールは
省略しである。
第４図は複数のＰＬＡの配置図を示す図であり、８０は
入力線、８１．８２はＡＮＤマトリクス、８３は積項線
、８４．８５はＯＲマトリクス、８６は出力線を示す。
入力線、８１．８２はＡＮＤマトリクス、８３は積項線
、８４．８５はＯＲマトリクス、８６は出力線を示す。
図では２組のＰＬＡを隣接して並べてあシ、これらは第
１図に示した単位列を横方向に並べた上に二層のアルミ
配線を施こすことＫよって実現される。第４図の例では
、８１のＡＮＤマトリクスと８４の０Ｒ−ｒトリクスに
よる左側のＰＬＡでは、入力数〔によ５ＡＮＤマ） Ｉ
Ｊジスの横＠１が決められ、積項線数ｇに上ってへＮＤ
７トリクスの上下方向の長さ及びＯＲマトリクスの部幅
が決まり、出力数りによってＯＲマトリクスの上下方向
の長さが決まる。左側のＰＬＡでは積項線数が少なく、
出力線数が多いため、ＡＮＤマＩ・リクスの上下方向の
長さが垣かく、ＯＲマトリクスの方の長さが長くなって
いる。一方布側のＰＬＡでは、入力数１まだは積項線数
Ｊによって最大の横幅が決まるが、上下方向の高さは出
力ｆｉｋに比べて、積項層数ｊが多いため、ＡＮＤマ）
ｌ）クスの長さがＯＲマトリクスより長くなっている
。
１図に示した単位列を横方向に並べた上に二層のアルミ
配線を施こすことＫよって実現される。第４図の例では
、８１のＡＮＤマトリクスと８４の０Ｒ−ｒトリクスに
よる左側のＰＬＡでは、入力数〔によ５ＡＮＤマ） Ｉ
Ｊジスの横＠１が決められ、積項線数ｇに上ってへＮＤ
７トリクスの上下方向の長さ及びＯＲマトリクスの部幅
が決まり、出力数りによってＯＲマトリクスの上下方向
の長さが決まる。左側のＰＬＡでは積項線数が少なく、
出力線数が多いため、ＡＮＤマＩ・リクスの上下方向の
長さが垣かく、ＯＲマトリクスの方の長さが長くなって
いる。一方布側のＰＬＡでは、入力数１まだは積項線数
Ｊによって最大の横幅が決まるが、上下方向の高さは出
力ｆｉｋに比べて、積項層数ｊが多いため、ＡＮＤマ）
ｌ）クスの長さがＯＲマトリクスより長くなっている
。
以上の例ではＡＮＤ及びＯＲマトリクス部分をＮＭＯＳ
、負荷素子をＰＭＯ８とした擬似ＣＭＯ８回路として
説明したが、全回路を８ＭＯ８またはＰＭＯ８だけで構
成することも可能であり、また負荷素子のゲートにクロ
ック信号を接続したダ・イナミック形式の回路構成とす
ることも可能である。
、負荷素子をＰＭＯ８とした擬似ＣＭＯ８回路として
説明したが、全回路を８ＭＯ８またはＰＭＯ８だけで構
成することも可能であり、また負荷素子のゲートにクロ
ック信号を接続したダ・イナミック形式の回路構成とす
ることも可能である。
以上説明したように、本発明はＭＯＳＦＥＴ列を縦方向
に並べた単位列を横方向に並べてＰＬＡを構成すること
により、高さの揃ったＰＬＡが実現できるので、多数の
ＰＬＡを使ってＬＳＩを設計する場合、配置が単純化さ
れて、設計期間が短縮される。またＰＬＡ間のすき間も
、第４図のように隣接ＰＬＡをすき間なしで並べられ、
更にＰＬＡ内のＡＮＤマトリクスとＯＲマトリクスの使
用割合に応じてＡＮＤ側とＯＲ側のＭＯＳＦＥＴの増減
による調整が可能であシ、集積回路チップ上の占有面積
を節約できる。電源線やクロック線の位置も標準化され
るので、各ＰＬＡ間の配線も容易になる。
に並べた単位列を横方向に並べてＰＬＡを構成すること
により、高さの揃ったＰＬＡが実現できるので、多数の
ＰＬＡを使ってＬＳＩを設計する場合、配置が単純化さ
れて、設計期間が短縮される。またＰＬＡ間のすき間も
、第４図のように隣接ＰＬＡをすき間なしで並べられ、
更にＰＬＡ内のＡＮＤマトリクスとＯＲマトリクスの使
用割合に応じてＡＮＤ側とＯＲ側のＭＯＳＦＥＴの増減
による調整が可能であシ、集積回路チップ上の占有面積
を節約できる。電源線やクロック線の位置も標準化され
るので、各ＰＬＡ間の配線も容易になる。
また集積回路チップの開発に当っては、本発明による単
位列をあらかじめ並べたものを作っておき、回路機能に
応じて必要な部分にアルミで配線していく、というマス
タースライス方式を用いることもでき、開発期間短縮の
効果も期待できる。
位列をあらかじめ並べたものを作っておき、回路機能に
応じて必要な部分にアルミで配線していく、というマス
タースライス方式を用いることもでき、開発期間短縮の
効果も期待できる。
第１図は本発明の実施例の単位列を示す図で（ａ）は平
面図、（ｂ）は等価回路図である。第２図は従来のＰＬ
Ａを示す図、第３図は本発明の実施例のＰＬＡ回路例、
第４図は複数のＰＬＡを並べた実施例の図である。１〜
４は第一の負荷素子、１０．２０．３０はそれぞれ共通
接続されたゲート電極を有するＭＯＳＦＥＴ列、４１〜
４４は第二の負荷素子である。２．１１．１２．２１．
２２．３１．３２゜４３はポリシリコンによるゲート電
極、１．６．４４は拡散層による共通ドレイン又はソー
ス電極、３゜４．１３〜１８，２３〜２８．３３〜３８
，４１．４２はそれぞれＭＯＳＦＥＴのドレインまたは
ソース電極を表わす。５１はＰＬＡの入力端子、５２は
ＡＮＤマトリクス、５３は積項線、５４はＯＲマトリク
ス、５５は出力線を示す。６０は第一の負荷素子、６１
と６２は２つのＭＯＳＦＥＴ列を用いたＡＮＤマトリク
ス、６３は１つのＭＯＳＦＥＴ列を用いたＯＲマトリク
ス、６４は第二の負荷素子を示す。 １、 代理人 弁理士 内 原 晋 第１図 第Ｚ図 ８３図 ８４図
面図、（ｂ）は等価回路図である。第２図は従来のＰＬ
Ａを示す図、第３図は本発明の実施例のＰＬＡ回路例、
第４図は複数のＰＬＡを並べた実施例の図である。１〜
４は第一の負荷素子、１０．２０．３０はそれぞれ共通
接続されたゲート電極を有するＭＯＳＦＥＴ列、４１〜
４４は第二の負荷素子である。２．１１．１２．２１．
２２．３１．３２゜４３はポリシリコンによるゲート電
極、１．６．４４は拡散層による共通ドレイン又はソー
ス電極、３゜４．１３〜１８，２３〜２８．３３〜３８
，４１．４２はそれぞれＭＯＳＦＥＴのドレインまたは
ソース電極を表わす。５１はＰＬＡの入力端子、５２は
ＡＮＤマトリクス、５３は積項線、５４はＯＲマトリク
ス、５５は出力線を示す。６０は第一の負荷素子、６１
と６２は２つのＭＯＳＦＥＴ列を用いたＡＮＤマトリク
ス、６３は１つのＭＯＳＦＥＴ列を用いたＯＲマトリク
ス、６４は第二の負荷素子を示す。 １、 代理人 弁理士 内 原 晋 第１図 第Ｚ図 ８３図 ８４図
Claims (2)
- （１）第一の負荷素子と、複数の共通接続されたゲート
電極を有する直線状に配置された複数のＦＥＴから成る
ＦＥＴ列と、第二の負荷素子とを順に縦方向に一列に並
べたものを単位列とし、これを横方向に複数列並べたこ
とを特徴とするプログラマブルロジックアレイ。 - （２）上記ＦＥＴは複数に分割された平行するポリシリ
コン線を各々のゲート電極とし、ソース電極を共通接続
したものであることを特徴とする特許請求の範囲第（１
）項記載のプログラマブルロジックアレイ。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60239709A JPH061791B2 (ja) | 1985-10-25 | 1985-10-25 | プログラマブルロジツクアレイ |
| US06/902,874 US4745307A (en) | 1985-09-06 | 1986-09-02 | Semiconductor integrated circuit with a programmable logic array |
| DE19863630388 DE3630388A1 (de) | 1985-09-06 | 1986-09-05 | Programmierbare logische anordung |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60239709A JPH061791B2 (ja) | 1985-10-25 | 1985-10-25 | プログラマブルロジツクアレイ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6298744A true JPS6298744A (ja) | 1987-05-08 |
| JPH061791B2 JPH061791B2 (ja) | 1994-01-05 |
Family
ID=17048756
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60239709A Expired - Lifetime JPH061791B2 (ja) | 1985-09-06 | 1985-10-25 | プログラマブルロジツクアレイ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH061791B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010258334A (ja) * | 2009-04-28 | 2010-11-11 | Hitachi Ltd | 薄膜トランジスタ装置およびその製造方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57101432A (en) * | 1980-11-03 | 1982-06-24 | Ibm | Logic execution cell |
| JPS60103644A (ja) * | 1983-11-11 | 1985-06-07 | Nec Corp | マスク式プログラマブルロジツクアレイ |
-
1985
- 1985-10-25 JP JP60239709A patent/JPH061791B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57101432A (en) * | 1980-11-03 | 1982-06-24 | Ibm | Logic execution cell |
| JPS60103644A (ja) * | 1983-11-11 | 1985-06-07 | Nec Corp | マスク式プログラマブルロジツクアレイ |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010258334A (ja) * | 2009-04-28 | 2010-11-11 | Hitachi Ltd | 薄膜トランジスタ装置およびその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH061791B2 (ja) | 1994-01-05 |
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