JPS62229857A - マスタスライス半導体装置 - Google Patents

マスタスライス半導体装置

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JPS62229857A
JPS62229857A JP7215086A JP7215086A JPS62229857A JP S62229857 A JPS62229857 A JP S62229857A JP 7215086 A JP7215086 A JP 7215086A JP 7215086 A JP7215086 A JP 7215086A JP S62229857 A JPS62229857 A JP S62229857A
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JP
Japan
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chip
basic element
entire surface
scale
element regions
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Pending
Application number
JP7215086A
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English (en)
Inventor
Mitsuru Katayose
片寄　充
Yasuyoshi Kodama
児玉　康義
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
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Publication date
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    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/118—Masterslice integrated circuits
    • H01L27/11803—Masterslice integrated circuits using field effect technology
    • H01L27/11807—CMOS gate arrays
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的コ （産業上の利用分野） 本発明はマスタスライス半導体装置に関するもので、特
にマスクチップの設計に使用されるものである。
（従来の技術） 従来のゲートアレイは、第７図に示される如く基本素子
領域１、配線領域２、ｌ１０（入出力）バッファ（図示
せス）、ボンディングパッド３によって構成され、複数
のｆ−）数置定型マスタチップを用意するととＫよって
、多種多様なｒ−）規模のシステＩに対応している。第
８図は上記基本素子領域の一つを示し、４はＰウェル領
域、５はｒ−）電極、６はＰチャネルトランジスタ、７
はＮチャネルトランジスタ（０ＭＯ８構造）でおる。
上記従来のｆｆ−）アレイの欠点及び問題点を以下に示
す。
（イ）ダート規模（チップサイズ）が固定のため、最適
チップサイズで設計できない。
（ロ）　？ンディングパッド位置が固定のため、最適々
ボンダビリティが得られない。
し→　ｆ−、−）規模（チップサイズ）が固定のため、
ＣＡＤ（コンビ、−タ・エイデツド・デザイン）による
自動配置配線が制約を受ける。
に）複数のマスタチップ用ウェハを常に用意して管理し
なければならないため、コスト高となる。
（発明が解決しようとする問題点） 従来、ｙ−ト規模が固定であったゲートアレイのダート
規模を、本発明では一つのマスタチップによって自由に
可変し、最適ダート規模、更には最適チップサイズにて
設計することを目的とする。
［発明の構成］ （問題点を解決するための手段と作用）本発明は、ｒ−
ドアレイにおいて、基本素子領域をチップ全面に配置し
たものをマスタチップとし、ゲンディングノ９ツドは設
けておらず、　Ｉ１０バッファは基本素子領域を用いて
構成し、自動配置配線径最適な位置に？ンディングパッ
ドは設定する。チップサイズはシステム規模に対して最
適に設定し、ウェハからチップに加工する時（スクライ
ブ）、素子上をカットしても電気的に支障が出ないよう
に、例えば未使用の配線領域を力、トしたすする。なお
ＣＭＯＳデバイスの場合、Ｐウェルは一つの基本素子毎
に独立でなくても、複数個で共通のＰウェルを構成する
などでもよい。また配線領域を設けずに、全面に基本素
子領域を設けた場合も同様である。
（実施例） 以下図面を参照して本発明の一実施例を説明する。第１
図は同実施例のマスタチップ構成図、第２図は同構成中
の基本素子・やターンであるが、ここで前記従来例と対
応する個所には同一符号を付して説明を省略し、特徴と
する点を説明する。
その特徴は、素子領域１がアレイ状にチップ全面に配置
され、特に専用のがンディングノや、ドと工１０ノ々、
７アが形成されていないものである。
ＣＭＯＳダートアレイの場合の例 第２図のような基本素子が全面に配置された第１図のマ
スタチップにおいて、所望の機能を満たすべく配置配線
を行なう。その際ｘ７ｏバッファは基本素子を使用して
構成し、更に＆ンディングノクツドは素子の上に素子上
ボンディング法を用いて最適に配置する。第６図はこの
素子上がンディング法を示し、多層配線構造である。図
中１１はマスタチップの半導体領域、１２．１３は絶縁
膜１４はアルミニウム配線、１５はアルミニウムよシな
る♂ンディングパ、ドである。
保護回路を構成した例 第３図は前記基本素子の拡散層を用い、入力保護抵抗と
して使用した例であり、２１は拡散層間をつなぐ配線層
である。第４図は第３図の等何回路で、抵抗ＲＮ＋　ｅ
　Ｒ，＋はそれぞれ拡散層の直列接続構造であるため。
ＲＮ＋＝　ＲＮ＋、　＋　ＲＮ＋２＋　ＲＮ＋３”ｐ＋
　”　ＲＰ＋１　＋ＲＰ＋２　＋Ｒ？＋３の関係がある
。上記のように０ＭＯ８構造の拡散層を抵抗として使用
すると、自動的に電源側及びＧＮＤ（接地）側に、入力
保護用のダイオード２２及び２３が入ることになる。
全体テッアレイアウト例 第５図は全体テップをレイアウトした例である。
図中３１はマスタチップ、３２は基本素子（ベーシック
セル）、３３は配線領域、３４は基本素子でつくった内
部ロジック回路、３５１，３５□はＩ１０パ、ファ（３
５，は入力用で基本素子１個使い、３５２は出力用で基
本素子３個使い）、３６は金属配線。
３７はがンディングパッドである。上記の如くＩ１０パ
、ファ３５１，３５２は基本素子３２を用いて構成し、
ボンディングパッド３７は前記素子上Ｉンディング法を
用いて構成することができる。
チップサイズはシステム規模に対して最適に設定し、ウ
ェハからチップに加工する時（スクライプ）、素子上を
カットしても電気的に支障が出ないように１例えば未使
用部のＰウェルはフローティングにしたシ、配線領域を
カットしたシする。
なおＰウェルは１つの基本素子毎に独立でなくても、複
数で共通のＰウェルを構成するなどでもよい。配線領域
を設けずに、全面に基本素子領域を設けた場合も同様で
ある。この場合配線は、多層構造で基本素子領域上の絶
縁膜上に設ければよいものである。
［発明の効果］ 従来のｅ−）アレイは、基本素子、Ｉ１０バッファ、ポ
ンディングパッドによって構成されているため、ど′う
してもダート数、？ンディングパ。
ド数は固定になってしまい、システムを構成する上で非
常に制約事項となっていた。本発明では、例えば第３図
に示すようにマスタチップ全てが基本素子（ベーシック
セル）で覆われているため、あらゆるｙ−ト規模のもの
を自動配置配線することが可能である。更に配線終了後
、配線層上に絶縁膜をはさんでポンディングパッドを構
成するので、デンディング）４ラド位置は自由に選択で
きる。
またダイシング領域を設けていないため、ゲートアレイ
であシながら自由にチップサイズを選択することが可能
となるものである。
【図面の簡単な説明】
第１図は本発明の一実施例の平面的構成図、第２図は同
構成の基本素子のパターン図、第３図は同構成の応用例
を示す一部ノクターン図、第４図はその電気的等価回路
図、第５図は上記構成の応用例の全体デッグレイアウト
図、第６図はその一部断面図、第７図は従来装置の平面
的構成図、第８図は同構成の基本素子のパターン平面図
である。 １・・・基本素子領域、２・・・配線領域、３１・・・
マスタチ、！、３２・・・基本素子、３３・・・配線領
域、３５　．３５□・・・Ｉ１０パ、ファ、３６・・・
金属配線、３７・・・？ンディングパッド。 出願人代理人　弁理士　鈴　工　武　彦第２図 電 ＧＮＤへ 第３図 第４図 第５図 第６図

Claims (3)

    【特許請求の範囲】
  1. （１）素子領域がアレイ状にチップ全面に配置されてい
    ることを特徴とするマスタスライス半導体装置。
  2. （２）専用のボンディングパッドと入出力バッファが前
    記素子領域を形成する半導体チップに形成されていない
    ことを特徴とする特許請求の範囲第１項に記載のマスタ
    スライス半導体装置。
  3. （３）ボンディングパッド及び配線は多層構造で前記チ
    ップ上に積層形成されていることを特徴とする特許請求
    の範囲第１項に記載のマスタスライス半導体装置。
JP7215086A 1986-03-29 1986-03-29 マスタスライス半導体装置 Pending JPS62229857A (ja)

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