JPH09511363A

JPH09511363A - 配線の改善されたリニアａｓｉｃ用アレイアーキテクチャ

Info

Publication number: JPH09511363A
Application number: JP7525877A
Authority: JP
Inventors: メール、バリー・ジェイ; アネサー、ダグラス・エル
Original assignee: United Technologies Corp
Current assignee: Raytheon Technologies Corp
Priority date: 1994-04-01
Filing date: 1995-03-30
Publication date: 1997-11-11
Also published as: US5440153A; EP0754352A1; DE69516865T2; DE69516865D1; WO1995027311A1; EP0754352B1

Abstract

(57)【要約】デバイスプリミティブまたはセルからなる複数のコラムを有するシリコン基板を含むリニア、バイポーラ型特定用途向け集積回路。各セルは、中央に配置されたキャパシタの側面に位置する複数の同一のＮＰＮ及びＰＮＰトランジスタを含む。各トランジスタは、２つのエミッタ、ベース、及びコレクタを有する。セルコラムの横のシリコン基板上にはオープンフィールドエリアが確保されており、これらのオープンフィールドエリアには薄膜状のシリコンクロミウム抵抗が形成されている。オープンフィールドエリアにはパワープレーンも形成されている。グランドプレーンは、中央に配置されたキャパシタの近傍においてルーティングされている。スタンダードアナログ回路は、２層のメタライゼーションインターコネクトを用いることによってカスタム化される。

Description

【発明の詳細な説明】配線の改善されたリニアＡＳＩＣ用アレイアーキテクチャ発明の背景本発明は集積回路（integrated circuit：ＩＣ）に関する。特に、相補的バイポーラアナログデバイスプリミティブ（complementary bipolar analog device primitives）からなる連続なコラムアレイアーキテクチャ（column array archi tecture）を有し、これらのプリミティブ及び他のコンポーネント間の接続がより簡単になったリニア、バイポーラ型、アナログ、特定用途向け集積回路（appl ication-specific integrated circuit：ＡＳＩＣ）に関する。航空機産業では、様々な面で制御システムが用いられており、例えばガスタービンエンジンの制御、飛行制御、高性能アビオニクスデータシステム（avionic data system）及びガイダンスシステムなどにおいて用いられている。時代の流れとともに、これらの制御システムの心臓部をなす電子回路に求められる信頼性基準はより高くなり、大きさ及び重量の制限もより厳しくなってきている。特に、冗長制御、飛行制御航法機能及び火器管制機能は、航空機の火器管制において、今では電子回路によって具現される通常機能となっており、制御ループパラメータの数が増加している。このような機能の増加に対し、またサイズ小型化の要求にも応えるため、電子コンポーネント及び内部配線の数を減らすべく多大な努力が払われてきた。取られている方法の一つに、個々のアナログ回路機能をＡＳＩＣ中にまとめるということがある。伝統的には、ＡＳＩＣはディジタル論理の実現に限定されていたが、知られているように、航空機の制御システムのサイズはディジタル回路ではなく、主にアナログ回路の量によって決まるため、リニア、バイポーラ型アナログＡＳＩＣにおける開発努力が求められている。過去において、フルカスタムリニアアナログＩＣを形成することが知られている。そのようなフルカスタムＩＣのデザインではシリコントランジスタレベルでのＩＣデザインを人手で行うことが必要であり、また全てのレベルのマスクを定めることが必要である。そのような作業を行うことは、ＡＳＩＣコンポーネントの開発がそのＡＳＩＣが使用される新製品に関連してなされる場合不可能であり、それがフルカスタムに関する問題の一つとなっている。このような或いは他のフルカスタムに固有の問題を考慮して、セミカスタム技術を用いてリニアＩＣの開発を行うこともなされている。この技術では、例えばバイポーラＰＮＰ及びＮＰＮトランジスタや抵抗、キャパシタ、ダイオードなどの多くのコンポーネントを相互接続して形成されるアナログ回路（例えば電流ミラー回路、オペアンプ、比較器、電流源など）のアレイアーキテクチャが用いられる。これらのコンポーネントは、１または複数の、特定の用途に合わせてカスタマーが定める金属層によって電気的に接続され、所望の回路を形成する。しかしながら、セミカスタムのリニア、アレイ型ＡＳＩＣの個々のコンポーネントの相互接続は、これまで、比較的長時間を要する人手によるプロセスであった。これは、コンポーネントの相互接続が通常自動的に、即ち、ＣＡＤを用いてなされるディジタルＩＣと対照的である。従来の設計におけるリニアＡＳＩＣの相互接続に関する問題は、従来技術のＡＳＩＣアーキテクチャにおける使用可能なトランジスタ数の制約、基板における配置、内容などに帰せられる。典型的には、現状のリニアＡＳＩＣは、バイポーラＮＰＮ及びＰＮＰトランジスタのような予め定められた数のデバイスプリミティブを、ダイオード、キャパシタ、及び抵抗とともに、反復的なタイル構造（replicated tile structure）で使用し、目的の回路に合わせて金属配線されカスタム化される。通常、様々なコンポーネントを含む予め定められたセルライブラリが使用されて、電圧基準回路、オペアンプ、比較器などの機能を有する回路要素が形成される。しかしながら、このタイプの反復的タイル構造では、スタンダードセルサイズに制限があり、タイルコンポーネントの残りが無駄となる。即ち、回路形成の際、基板上の全てのトランジスタ及び／または他のコンポーネントを活用することができない。この問題は、反復的タイル構造デザインが本質的に含むものである。別の本質的な問題として、ある回路では半導体基板上の物理的な配置に制限があるということがある。また、タイルコンポーネントの向き及び相互接続用チャネルの幅によっても、標準回路トポロジーに関してルーティング（配線）の問題が生じる。従って、本発明の主な目的は、デバイスプリミティブ（即ち、トランジスタ）及び他のコンポーネントを含むアレイセルからなる１または複数の連続なコラムを備えたアレイアーキテクチャを有するリニアバイポーラ型ＡＳＩＣを提供することである。また、本発明の一般的な目的は、プリミティブ及び他のコンポーネントの完全カスタム化が可能であり、デザインのフレキシビリティを大幅に向上させることのできるトランジスタレベルのアレイを有するリニアバイポーラ型ＡＳＩＣを提供することである。更に本発明の別の目的は、ＡＳＩＣ基板の外側周縁部に配置された接続パッドとコラムとの間、及び任意の２つのコラムの間及び中またはそれに隣接して、パワー／グランドプレーン（power/ground plane）及びレーザトリミング可能な薄膜抵抗を設けることのできる連続コラムアーキテクチャを有するリニアバイポーラ型ＡＳＩＣを提供することである。本発明の更に別の目的は、高精度、高周波数、高温で動作が可能な相補的なアナログバイポーラＮＰＮ及びＰＮＰトランジスタからなるアレイアーキテクチャを有するリニアバイポーラ型ＡＳＩＣを提供することである。本発明の更に別の目的は、高度な相補的バイポーラ、リニア、ボンデッドウェハ（bonded wafer）ＳＯＩプロセス技術を用いて形成された連続コラムアーキテクチャを備えたリニアバイポーラ型ＡＳＩＣを提供することである。本発明の更に別の目的は、例えばＣＡＤのような自動装置を用いて、個々の所望の回路にカスタム化することのできるトランジスタプリミティブからなるアレイアーキテクチャを有するリニアバイポーラ型ＡＳＩＣを提供することである。本発明の更に別の目的は、連続コラムアレイアーキテクチャを有し、半導体基板に形成された様々なコンポーネントから形成される回路の配置、分布、間隔、及びインデックス付き配置に関し広い自由度を有するリニアバイポーラ型ＡＳＩＣを提供することである。本発明の更に別の目的は、連続コラムアレイアーキテクチャを有し、従来と比べてコンポーネント密度が向上したリニアバイポーラ型ＡＳＩＣを提供することである。本発明の上記の及び他の目的及び利点は、添付の図面を参照しつつ以下の説明を読むことによってより明確になるだろう。発明の要約従来技術の欠点を克服し上記の目的を達成するため、本出願人は、連続コラムアーキテクチャを有するＡＳＩＣを発明した。好適実施例では、このアレイは４つのコラムを含む。シリコン半導体基板に形成された複数のトランジスタプリミティブがセルをなすように配列されており、これらのセルは互いに隣接して配列されて直線状のコラムアーキテクチャをなしている（１コラムにつき約６０個のセル）。各セルの幾何学的な主軸は、各コラムの幾何学的主軸と垂直となっている。これらのセルコラムはＡＳＩＣ基板の中央に向けて配置されている。ＡＳＩＣ基板の外側周縁部には、接続パッドと関連する回路が配置されている。接続パッドは基板をＡＳＩＣチップの外部接続ピンに接続する働きをする。これらの接続パッドと最も外側のセルコラムとの間及び内側のコラムとコラムの間には、オープンフィールドエリア（open field area）が位置する。これらのオープンエリアはパワープレーン及び用途に合わせレーザトリミング可能な薄膜抵抗の配置を容易にする。各セルは、中央に配置されたキャパシタを含んでおり、その一方の側には整列された３つの同一のバイポーラＰＮＰトランジスタが配置され、他方の側には３つの同一のバイポーラＮＰＮトランジスタが配置されている。また、グランド（接地）プレーンがキャパシタの近傍を通ってルーティングされている。各ＰＮＰ及びＮＰＮトランジスタは、２つのエミッタ、２つのベース及び２つのコレクタを有している。各セルは、１または複数のトランジスタ、キャパシタ及び薄膜抵抗を２層メタライゼーション（double-level metallizations）、バイア及びコンタクトを用いて適切な回路構造となるように接続することによって、例えば電流ミラー回路のような特定の回路を形成するように“カスタム化”される。また、同じ２層メタライゼーション、バイア及びコンタクトを用いて、セルを互いに接続したり、セルをパワー及びグランドプレーンに接続したり、接続パッドに接続してＡＳＩＣの外部と接続したりすることもできる。トランジスタ上を横切る２層メタライゼーションは一つもない。本発明を用いることで、コラム状アレイアーキテクチャ及びオープンフィールドエリアによって、基板上の全てのコンポーネントに対し接続ルーティングを行うのに十分な物理的スペースが提供される。これには、様々な回路内の全てのトランジスタを使用することができるという利点がある。これは、本質的に全てのトランジスタを接続することはできない上記で述べた従来技術の反復タイル構造と対照的である。更に、結果として得られる接続はＣＡＤツールを用いてアレイアーキテクチャにてなすことができ、それによって更に、ルーティングをサブミクロン型ではなく、“粗い”グリッド上でなすことができる。このことは特に有益であり、例えば接続ルーティングがより正確で効率良くなるという利点がある。図面の簡単な説明第１図は、本発明の連続コラムアーキテクチャに従って、各々複数の同一のＰＮＰ及びＮＰＮトランジスタと一つのキャパシタを含む２つの同一のプリミティブまたはセルの平面図である。第２図は、各々第１図の複数のセルを含む複数のコラムを有するリニアアレイの全体を含む基板の平面図であり、これらのセルは本発明の別の側面に従って配列されている。第３図は、双方向電流ミラー回路の模式的なダイアグラムである。第４図は、第３図の双方向電流ミラー回路を形成するべく接続された第１図の２つのセルの平面図である。好適実施例の詳細な説明図面を参照されたい。複数の連続なセルコラムからなるアレイアーキテクチャを有するリニアバイポーラ型ＡＳＩＣの一実施例が、参照符号１００が付されて図示されている。この好適実施例では、ＡＳＩＣ１００はシリコン半導体基板１０４を有しており、基板１０４には複数のセル１１２を含むコラム１０８が４つ形成されている。各セル１１２は中央に配置されたキャパシタ１１６を含んでおり、その一方の側には同一のＰＮＰトランジスタ１２０が３つ配置され、他方の側には同一のＮＰＮトランジスタ１２４が３つ配置されている。基板１０４の外側周縁には、基板１０４を外部と接続するための接続パッド１２８が配置されている。接続パッド１２８とセルコラム１０８との間、及びセルコラム１０８とセルコラム１０８との間には、オープンフィールドエリア１３２が設けられている。これらのオープンフィールドエリア１３２には、薄膜抵抗１３６及びパワープレーン１４０、１４４が形成されている。グランドプレーン１４８は、キャパシタ１１６に近接して配置されている。セル１１２は、２層メタライゼーション１５６、１６０、バイア（via）１６４及びコンタクト１６８を用いて、セル要素１１６、１２０、１２４、抵抗１３６、及び接続パッド１２８を接続することによって、所望の回路（例えば、電流ミラー回路１５２）を形成するように接続され、“カスタム化 ”される。第１図は、コラム１０８をなすように配列された２つの同一のセル１１２を示している。各セル１１２は、中央に配置された１ピコファラッド（１ｐｆ）のキャパシタ１１６を含んでいる。キャパシタ１１６の一方の側には３つの同一のバイポーラＰＮＰトランジスタ１２０が形成されている。各トランジスタ１２０は２つのエミッタ１７２、２つのベース１７６、及び２つのコレクタ１８０を有している。キャパシタ１１６の他方の側には３つの同一のバイポーラＮＰＮトランジスタ１２４が配置されている。各ＮＰＮトランジスタ１２４も同様に、２つのエミッタ１７２、２つのベース１７６、及び２つのコレクタ１８０を有している。これらのトランジスタ１２０、１２４は、精密、高電圧用の相補的バイポーラデバイスである。本発明の最も広い請求範囲のためには要求されないことであるが、好適実施例では、トランジスタの寄生抵抗をできるだけ小さくしてより高いデバイス動作周波数を可能とするため、デュアルエレメント（即ち、２つのエミッタ１７２、２つのコレクタ１８０、２つのベース１７６を有する）トランジスタ１２０、１２４が使用されている。このデュアルエレメント設計によって、ノイズが低減され、アナログ電流容量が増加する。しかしながら、第１図のアレイセル１１２から具現される双方向電流ミラー回路１５２の実施例に関連して後により詳細に説明するように、デュアルエレメント設計は、結線のためのメタライゼーションを余計に必要とする。第２図は、リニアバイポーラ型ＡＳＩＣ１００の全体を含む半導体基板１０４の平面図である。このＡＳＩＣ１００は４つのコラム１０８を含んでおり、各コラム１０８は第１図に示した２つのセル１１２と同様のセル１１２を６０個含んでいる。第２図からわかるように、各コラムの幾何学的な主軸は、各セル１１２の幾何学的主軸に対し垂直である。従って、全部で２４０個のセル１１２が、第２図のＡＳＩＣ１００上に存在している。これは、全部で２４０個の１ｐｆのキャパシタ１１６があり、相補的なバイポーラＮＰＮ及びＰＮＰトランジスタ１２０、１２４が各々７２０個あることを意味する。シリコン基板１０４の周縁部には約８８個の接続パッド１２８が配置されており、セル１１２から形成された回路の幾つかをＡＳＩＣ外部パッケージに設けられた外部ピン（図示せず）に接続するのに用いられる。各接続パッド１２８に関連して、一対の静電放電（electr ostatic discharge：ＥＳＤ）保護デバイス１８４（例えばダイオード）が設けられており、対応する接続パッド１２８に接続された内部のＡＳＩＣ回路を、それを破壊し得る高電圧から保護する働きをする。各ＥＳＤ保護デバイス１８４に関連してサポートトランジスタ１８８があり、接続パッド１２８を０ボルトにクランプする電圧を確立するよう、シリコン制御整流器（ＳＣＲ）と同様に機能する。第２図からわかるように、オープンフィールドエリア１３２はコラム１０８の周辺、及びコラム１０８と接続パッド１２８及び関連する回路１８４、１８８との間の半導体基板１０４上に存在する。双方向電流ミラー回路１５２の実施例に関連して後に詳述するように、これらのオープンフィールドエリア１３２は、薄膜抵抗１３６の配置を容易にする。このオープンフィールドエリア技術では、抵抗の絶対値または相対値及び精度を選択することが可能である。また、非常に高性能のトランジスタベースの回路を得るべく、抵抗１３６をレーザトリミングすることも所望に応じて可能である。本発明のアレイアーキテクチャ技術と薄膜抵抗１３６を使用することによって、単位面積当たり１０００オーム、温度係数１００ｐｐｍ／Ｃ及び０．０１パーセントのマッチングといった特性を達成できることが経験的に示されている。第３図を参照されたい。第３図には、周知の双方向電流ミラー回路１５２の模式的回路図が示されている。この電流ミラー回路には、８つのトランジスタＱ１〜Ｑ８（１２０、１２４）と、４つの抵抗Ｒ１〜Ｒ４（１３６）が含まれている。また、この回路１５２は２つの入力、即ちソース入力１９２と、シンク入力１９６を有する。更に、回路１５２はソースまたはシンク電流のいずれかとなり得る一つの出力２００を有している。所望に応じて、これらの入力１９２、１９６または出力２００のうち一つまたは複数を、適切なメタライゼーション１５６、１６０によって対応する接続パッドに接続することができる。この電流ミラー回路はプラス１５ボルト（＋１５Ｖ）のプレーン１４０とマイナス１５ボルト（− １５Ｖ）のプレーン１４４の間に接続されている。各トランジスタのエミッタ１７２、ベース１７６及びコレクタ１８０は、第３図では、それぞれ“Ｅ”、“Ｂ ”、“Ｃ”によって示されている。次に第４図を参照されたい。第４図には、第３図の双方向電流ミラー回路１５２を実現するように、適切な２層メタライゼーション１５６、１６０、バイア１６４及びコンタクト１６８によって結線された第１図の２つのアレイセル１１２の平面図が示されている。第４図の上部には、＋１５Ｖプレーン１４０が、第４図の下部には−１５Ｖプレーン１４４が示されている。これら２つの電圧プレーン１４０、１４４は、第４図の電流ミラー回路１５２を構成する２つのセルを含むセル１１２からなるコラム１０８の主軸と平行に伸びている。しかしながら、所望に応じて、これらの電圧プレーン１４０、１４４を、トランジスタ１２０、１２４の近傍に於いて基板１０４に隣接して延在させることもできる。２つの電圧プレーン１４０、１４４と平行に、且つ各セル１１２の中央に位置するキャパシタ１１６の近傍においてそれと隣接してグランドプレーン１４８が延在している。これらの電圧及びグランドプレーン１４０−１４８は、各々アルミニウムのメタライゼーションを含んでいる。２つのセル１１２の各側に位置するオープンフィールドエリア１３２には、対応する４つの５キロオーム（ “５ｋ”）抵抗Ｒ１〜Ｒ４（１３６）が含まれている。これらの薄膜抵抗１３６は、例えば真空蒸着のような公知の方法で形成され、例えばシリコンクロミウム（silicon chromium）のような材料からなる。第３図のトランジスタ１２０、１２４に対するラベルＱ１〜Ｑ８は、第３図の抵抗１３６に対するラベルＲ１〜Ｒ４とともに、電流ミラー回路１５２の構成か理解し易いように、第４図でも使用されている。シリコン基板１０４に形成された全てのコンポーネントの電気的な接続は、バイア１６４及びコンタクト１６８と組み合わされた２層アルミニウムメタライゼーション法によってなされる。これらの２つのレベルのメタライゼーション１５６、１６０は、Ｍ１及びＭ２インターコネクトと呼ばれる。Ｍ１インターコネクト１５６は第４図において垂直方向に延在しており、一方Ｍ２インターコネクト１６０は第４図において水平方向に延在しているか、各抵抗Ｒ１〜Ｒ４（１３６）の上部及び下部は例外であり、これらの“水平方向”接続はＭ２インターコネクトではなく、Ｍ１インターコネクトによってなされている。半導体基板１０４におけるセルコンポーネントの形成は、公知のリニアバイポーラ製造プロセスによって行うことができる。また、半導体基板上のインターコネクト及び薄膜抵抗１３６の形成も、公知の手段及び方法によって実現できる。本実施例では、メタライゼーション層Ｍ１（１５６）が、相補的バイポーラＰＮＰ及びＮＰＮトランジスタ１２０、１２４及びキャパシタ１１６が形成された基板１０４に最も近接して形成されるが、基板からは、例えば二酸化シリコンからなる絶縁層（図示せず）によって分離される。Ｍ１メタライゼーション層１５６上には二酸化シリコンなどからなる第２の絶縁層（図示せず）が、公知の方法によって数百オングストロームの厚さに形成される。この二酸化シリコンの上には第２のメタライゼーション層１６０（Ｍ２）が、Ｍ１と同様にして、１ミクロンの厚さに形成される。最後にパッシベーションコーティング層（図示せず）をＭ２メタライゼーション層１６０の上に形成してもよい。Ｍ１メタライゼーション層１５６とＭ２メタライゼーション層１６０との間の必要な電気的接続は全て、これら２つのメタライゼーション層１５６、１６０の間の第２の二酸化シリコン絶縁層を貫通する垂直方向バイア１６４によってなされる。更に、Ｍ１層と、シリコン基板１０４に形成されたコンポーネントの端子との接続は、第１の二酸化シリコン絶縁層を貫通する垂直方向コンタクト１６８によってなされる。第４図における結線は、第３図の双方向電流ミラー回路１５２の回路図を追うことによって理解することができる。理解をより容易にするため、第１図も参照して、同一の各トランジスタＱ１〜Ｑ８（１２０、１２４）のコレクタ１８０、ベース１７６及びエミッタ１７２を確認されたい。一般的なデザインルールとして、メタライゼーション１５６、１６０のいずれも、トランジスタ１２０、１２４を含む基板１０４を横切ってはならない。シリコン基板１０４と垂直Ｍ１メタライゼーション１５６との間、またはＭ１メタライゼーション１５６とＭ２メタライゼーションとの間の接続が必要とされる場合は、それぞれコンタクト１６８またはバイア１６４が用いられる。バイア１６４及びコンタクト１６８は、Ｍ１またはＭ２メタライゼーション１５６、１６０のいずれかと同じ材料、即ちアルミニウムから形成される電気接続部である。形成された電流ミラー回路１５２では、各セル１１２のうち２つのトランジスタ１２０、１２４が使用されていない。しかしながら、オープンフィールドエリア１３２、セル１１２間及び各セルのコンポーネント間にはスペースが十分にとってあることにより、これらの使用されていないトランジスタ１２０、１２４は、アレイ内に形成される他の回路（図示せず）において使用可能である。そのようにして、トランジスタ１２０、１２４を１００パーセント使用することができる。本発明のリニアバイポーラ型ＡＳＩＣ１００の好適実施例では、半導体基板１０４に製造されるコンポーネントのアレイアーキテクチャは、リニアバイポーラプロセスによって形成される。そのようなプロセスに、例えば本発明の出願人であるユナイテッド・テクノロジーズ・コーポレーションによって開発されたＡＣＵＴＥプロセスとよばれるプロセスがある。ＡＣＵＴＥプロセスは、高電圧、アナログバイポーラプロセスであり、接着及びエッチバック、シリコン・オン・インシュレータ（bond and etch-back，silicon-on-insulator；ＢＥＳＯＩ）／トレンチ／ＬＯＣＯＳアイソレーションプロセスを特徴としている。ＡＣＵＴＥ技術の特徴には、ツイン埋込み層、ツインウェル、単一層のＮ⁺及びＰ⁺ポリシリコンエミッタ用珪化ポリシリコン（silicided polysilicon）、及びレーザトリミング可能な薄膜シリコンクロミウム抵抗も含まれる。埋込み層及びシンク（sink）はコレクタ抵抗を低くする。また、エピタキシャル層及びＰ−ウェルの厚さ及びドーピングの制御を精密に行うことにより、ブレークダウン電圧を３５ボルトより大きくすることができる。ＡＣＵＴＥプロセスでは、ＳＯＩ基板上のトレンチデバイスを用いたデバイス間の誘電体による完全なアイソレーションが達成される。トレンチアイソレーションは、１．２ミクロンの、珪化された、高速の、相補的なポリシリコンエミッタＮＰＮ及びＰＮＰバイポーラトランジスタとともに、ＬＯＣＯＳキャップを有している。ＡＣＵＴＥプロセスに関する詳細は、“『The Effect of Trench Processing Conditions On Complementar y Bipolar Analog Devices with SOI/Trench Isolation』，Jerome，R．et al. ，IEEE 1993 Bipolar Circuits and Technology Meeting 3.2，ページ41-44（19 93）”または、“『ACUTE: A High-Performance Analog Complementary Polysil icon Emitter Bipolar Technology Utilizing SOI/Trench Full Dielectric Iso lation』，Jerome，R．C．et al.，IEEE International SOI Conference，ページ100-101(1993)”を参照されたい。これらの文献は本出願に引証として加えられる。しかしながら、理解されるように、本発明のアレイアーキテクチャ下部構造を形成するのに、別のタイプのリニアバイポーラプロセスを用いることもできる。本発明のコラムアレイアーキテクチャについて、双方向電流ミラー回路１５２を具現する例示的な実施態様に関して説明したが、理解されるように、別のアナログ回路（公知のもの或いは今後考案されるもののいずれにしても）を、本発明のリニアＡＳＩＣ１００上に、本発明の技術的思想内で、通常の技術を用いて形成することができる。例えば、電圧基準回路、発振器、論理レベルシフタ、電流スイッチ、或いは基準電流源のような回路を形成することができる。更に、各セル１１２内の同一のＮＰＮ及びＰＮＰトランジスタ１２０、１２４の各々は、２つのベース１７６、２つのエミッタ１７２、２つのコレクタ１８０を有するものとして説明したが、これは単に例示であって、別の数のベース、エミッタ及び／またはコレクタを有するトランジスタを用いることも本発明の範囲を逸脱するものではない、また、各セル１１２は２つのタイプのトランジスタの間に位置するキャパシタ１１６を有するものとして説明したが、これも単に例示であって、必ずしもキャパシタを２つのタイプのトランジスタの間に形成しなければならないわけではない。当業者には理解されるように、本発明の思想を逸脱することなく明らかな構造上の変形が可能である。従って、本発明の範囲を評価するには、上述の説明より、以下の請求の範囲を主に参照されたい。

【手続補正書】特許法第１８４条の８【提出日】１９９６年４月１１日【補正内容】請求の範囲１．集積回路であって、ａ．半導体基板と、ｂ．前記半導体基板に形成された複数のセルからなる少なくとも一つのコラムであって、前記コラム中の各セルが少なくとも一対の相補的なバイポーラＰＮＰ及びＮＰＮトランジスタを含み、各トランジスタが少なくとも一つのエミッタ端子と、少なくとも一つのベース端子と、少なくとも一つのコレクタ端子を有し、且つ各セルが更に前記少なくとも一つのＮＰＮトランジスタと前記少なくとも一つのＰＮＰトランジスタの最も内側に位置するものの間に配置されたキャパシタを含む該少なくとも一つのコラムと、ｃ．前記ＰＮＰトランジスタのうち最も外側のものに隣接し且つ間隔を置いて配置されて、間に第１のオープンフィールドエリアを画定しつつ、少なくとも前記隣接するセルのコラムの全長に渡って延在する第１パワープレーンと、前記ＮＰＮトランジスタのうち最も外側のものに隣接し且つ間隔を置いて配置されて、間に第２のオープンフィールドエリアを画定しつつ、少なくとも隣接するコラムの全長に渡って延在する第２パワープレーンとを含むことを特徴とする集積回路。２．各セルが２以上のＰＮＰトランジスタと２以上のＮＰＮトランジスタを含んでおり、全ての前記ＰＮＰトランジスタが互いに隣接して配置され、且つ全ての前記ＮＰＮトランジスタが互いに隣接して配置されていることを特徴とする請求項１に記載の集積回路。３．前記キャパシタに隣接して配置された第３パワープレーンを更に含み、前記第３パワープレーンが少なくとも前記コラムの全長に渡って延在していることを特徴とする請求項１に記載の集積回路。４．前記第３パワープレーンがグランドプレーンであり、前記キャパシタを前記グランドプレーンに選択的に接続するとともに、前記キャパシタを前記セル中のトランジスタの予め定められた端子に選択的に接続するための手段を更に含んでいることを特徴とする請求項３に記載の集積回路。５．前記ＮＰＮトランジスタと前記ＰＮＰトランジスタの最も内側に位置するものの間に配置された第３パワープレーンを更に含むことを特徴とする請求項１に記載の集積回路。６．各ＰＮＰ及びＮＰＮトランジスタが、２つのエミッタ端子と、２つのベース端子と、２つのコレクタ端子を有していることを特徴とする請求項１に記載の集積回路。７．予め定められた電気回路を形成するように、前記トランジスタの予め定められた端子と前記第１及び第２パワープレーンを選択的に接続するための手段を更に含んでいることを特徴とする請求項１に記載の集積回路。８．前記トランジスタに隣接して選択的に形成された１または複数の抵抗を更に含んでいることを特徴とする請求項１に記載の集積回路。９．予め定められた電気回路を形成するように、前記トランジスタの予め定められた端子と、前記第１及び第２パワープレーンと、前記抵抗を選択的に接続するための手段を更に含んでいることを特徴とする請求項８に記載の集積回路。１０．前記半導体基板の周縁部に配置された複数の接続パッドを更に含んでいることを特徴とする請求項１に記載の集積回路。１１．前記接続パッドの内選択されたものを前記トランジスタの選択され予め定められた端予に接続するための手段を更に含んでいることを特徴とする請求項１０に記載の集積回路。１２．リニア、バイポーラ型特定用途向け集積回路であって、ａ．シリコン基板と、ｂ．各々複数のセルからなる４つのコラムであって、各セルが前記シリコン基板に形成された２対以上の相補的なバイポーラＰＮＰトランジスタ及びＮＰＮトランジスタを含み、全ての前記ＮＰＮトランジスタが互いに隣接して配置され、且つ全ての前記ＰＮＰトランジスタが互いに隣接して配置されており、各セルが更に前記ＮＰＮトランジスタと前記ＰＮＰトランジスタの最も内側に位置するものの間に配置され且つ複数の端子を有するキャパシタを含んでいる該４つのコラムと、ｃ．前記ＰＮＰトランジスタのうち最も外側のものに隣接し且つ間隔を置いて配置されて、間に第１のオープンフィールドエリアを画定しつつ、少なくとも隣接するセルのコラムの全長に渡って延在する第１パワープレーンと、前記ＮＰＮトランジスタのうち最も外側のものに隣接し且つ間隔を置いて配置されて、間に第２のオープンフィールドエリアを画定しつつ、少なくとも隣接するセルのコラムの全長に渡って延在する第２パワープレーンとを含んでいることを特徴とする特定用途向け集積回路。１３．前記キャパシタに隣接して配置された第３パワープレーンを更に含み、前記第３パワープレーンが少なくとも隣接するキャパシタを含むセルのコラムの全長に渡って延在していることを特徴とする請求項１２に記載の特定用途向け集積回路。１４．各ＰＮＰ及びＮＰＮトランジスタが、２つのエミッタ端子と、２つのベース端子と、２つのコレクタ端子を有していることを特徴とする請求項１２に記載の特定用途向け集積回路。１５．予め定められた電気回路を形成するように、前記ＰＮＰ及びＮＰＮトランジスタの予め定められた端子と、前記第１及び第２パワープレーンと、前記キャパシタを選択的に接続するための手段を更に含んでいることを特徴とする請求項１４に記載の特定用途向け集積回路。１６．前記オープンフィールドエリア内の予め定められた位置に選択的に形成された１または複数の抵抗を更に含んでいることを特徴とする請求項１２に記載の特定用途向け集積回路。１７．予め定められた電気回路を形成するように、所定のトランジスタと、前記抵抗と、前記キャパシタと、前記第１及び第２パワープレーンを選択的に接続するための手段を更に含んでいることを特徴とする請求項１６に記載の特定用途向け集積回路。１８．特定用途向け集積回路であって、ａ．複数のセルが形成された半導体基板であって、各セルが少なくとも一つのバイポーラＮＰＮトランジスタと少なくとも一つのバイポーラＰＮＰトランジスタを含んでおり、前記複数のセルが少なくとも一つのコラムを形成するよう配列されており、該半導体基板は更に前記少なくとも一つのバイポーラＰＮＰトランジスタの一つに隣接するとともに前記少なくとも一つのバイポーラＮＰＮトランジスタの一つにも隣接したオープンフィールドエリアと、前記オープンフィールドエリア内の予め定められた位置に配置された１または複数の抵抗を含んでおり、前記ＰＮＰ及びＮＰＮトランジスタの各々は少なくとも一つのエミッタ端子と、少なくとも一つのベース端子と、少なくとも一つのコレクタ端子を有しており、各セルは更に前記少なくとも一つのＰＮＰトランジスタと前記少なくとも一つのＮＰＮトランジスタの最も内側に位置するものの間に配置され且つ複数の端子を有するキャパシタを含んでいる該半導体基板と、ｂ．前記少なくとも一つのＰＮＰトランジスタのうち最も外側のものに隣接し且つ間隔を置いて配置されて、間にオープンフィールドエリアを画定しつつ、少なくとも前記少なくとも一つのセルのコラムの一つの全長に渡って延在する第１パワープレーンと、ｃ．前記少なくとも一つＮＰＮトランジスタのうち最も外側のものに隣接し且つ間隔を置いて配置されて、間にオープンフィールドエリアを画定しつつ、少なくとも前記少なくとも一つのセルのコラムの全長に渡って延在する第２パワープレーンと、ｄ．前記キャパシタに隣接して配置され、少なくとも前記セルのコラムの全長に渡って延在する第３パワープレーンと、ｅ．予め定められた電気回路を形成するように、前記トランジスタの予め定められた端子と、前記キャパシタと、前記パワープレーンと、前記抵抗を選択的に接続するための手段とを含むことを特徴とする特定用途向け集積回路。１９．各ＮＰＮトランジスタ及び各ＰＮＰトランジスタが少なくとも２つのエミッタ端子と、少なくとも２つのベース端子と、少なくとも２つのコレクタ端子を含んでいることを特徴とする請求項１８に記載の特定用途向け集積回路。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号庁内整理番号ＦＩＨ０１Ｌ 27/082 27/118 (72)発明者アネサー、ダグラス・エルアメリカ合衆国マサチューセッツ州 01824・チェルムズフォード・ブリックキルンロード 82・アパートメント４− 204

Claims

【特許請求の範囲】１．集積回路であって、ａ．半導体基板と、ｂ．前記半導体基板に形成された複数のセルからなる少なくとも一つのコラムであって、前記コラム中の各セルが少なくとも一対の相補的なバイポーラＰＮＰ及びＮＰＮトランジスタを含み、各トランジスタが少なくとも一つのエミッタ端子と、少なくとも一つのベース端子と、少なくとも一つのコレクタ端子を有する該少なくとも一つのコラムと、ｃ．１または複数の前記ＰＮＰトランジスタに隣接して配置され且つ少なくとも前記コラムの全長に渡って延在する第１パワープレーンと、１または複数の前記ＮＰＮトランジスタに隣接して配置され且つ少なくとも前記コラムの全長に渡って延在する第２パワープレーンとを含むことを特徴とする集積回路。２．各セルが２以上のＰＮＰトランジスタと２以上のＮＰＮトランジスタを含んでおり、全ての前記ＰＮＰトランジスタが互いに隣接して配置され、且つ全ての前記ＮＰＮトランジスタが互いに隣接して配置されていることを特徴とする請求項１に記載の集積回路。３．各セルが、前記ＮＰＮトランジスタと前記ＰＮＰトランジスタの最も内側に位置するものの間に配置されたキャパシタを更に含んでいることを特徴とする請求項１に記載の集積回路。４．前記キャパシタに隣接して配置された第３パワープレーンを更に含み、前記第３パワープレーンが少なくとも前記コラムの全長に渡って延在していることを特徴とする請求項３に記載の集積回路。５．前記第３パワープレーンがグランドプレーンであり、前記キャパシタを前記グランドプレーンに選択的に接続するとともに前記キャパシタを前記セル中のトランジスタの予め定められた端子に選択的に接続するための手段を更に含んでいることを特徴とする請求項４に記載の集積回路。６．前記ＮＰＮトランジスタと前記ＰＮＰトランジスタの最も内側に位置するものの間に配置された第３パワープレーンを更に含むことを特徴とする請求項１に記載の集積回路。７．各ＰＮＰ及びＮＰＮトランジスタが、２つのエミッタ端子と、２つのベース端子と、２つのコレクタ端子を有していることを特徴とする請求項１に記載の集積回路。８．予め定められた電気回路を形成するように、前記トランジスタの予め定められた端子と前記第１及び第２パワープレーンを選択的に接続するための手段を更に含んでいることを特徴とする請求項１に記載の集積回路。９．前記トランジスタに隣接して選択的に形成された１または複数の抵抗を更に含んでいることを特徴とする請求項１に記載の集積回路。１０．予め定められた電気回路を形成するように、前記トランジスタの予め定められた端子と、前記第１及び第２パワープレーンと、前記抵抗を選択的に接続するための手段を更に含んでいることを特徴とする請求項９に記載の集積回路。１１．前記半導体基板の周縁部に配置された複数の接続パッドを更に含んでいることを特徴とする請求項１に記載の集積回路。１２．前記接続パッドの内選択されたものを前記トランジスタの選択され予め定められた端子に接続するための手段を更に含んでいることを特徴とする請求項１１に記載の集積回路。１３．リニア、バイポーラ型、特定用途向け集積回路であって、ａ．シリコン基板と、ｂ．各々複数のセルからなる４つのコラムであって、各セルが前記シリコン基板に形成された２対以上の相補的なバイポーラＰＮＰトランジスタ及びＮＰＮトランジスタを含み、全ての前記ＮＰＮトランジスタが互いに隣接して配置され、且つ全ての前記ＰＮＰトランジスタが互いに隣接して配置されており、各セルが更に前記ＮＰＮトランジスタと前記ＰＮＰトランジスタの最も内側に位置するものの間に配置され且つ複数の端子を有するキャパシタを含んでいる該４つのコラムと、ｃ．前記ＰＮＰトランジスタのうち最も外側のものに隣接し且つ間隔を置いて配置されて、間に第１のオープンフィールドエリアを画定しつつ、少なくとも隣接するセルのコラムの全長に渡って延在する第１パワープレーンと、前記ＮＰＮトランジスタのうち最も外側のものに隣接し且つ間隔を置いて配置されて、間に第２のオープンフィールドエリアを画定しつつ、少なくとも隣接するセルのコラムの全長に渡って延在する第２パワープレーンとを含んでいることを特徴とする特定用途向け集積回路。１４．前記キャパシタに隣接して配置された第３パワープレーンを更に含み、前記第３パワープレーンが少なくとも隣接するキャパシタを含むセルのコラムの全長に渡って延在していることを特徴とする請求項１３に記載の特定用途向け集積回路。１５．各ＰＮＰ及びＮＰＮトランジスタが、２つのエミッタ端子と、２つのベース端子と、２つのコレクタ端子を有していることを特徴とする請求項１３に記載の特定用途向け集積回路。１６．予め定められた電気回路を形成するように、前記ＰＮＰ及びＮＰＮトランジスタの予め定められた端子と、前記第１及び第２パワープレーンと、前記キャパシタを選択的に接続するための手段を更に含んでいることを特徴とする請求項１５に記載の特定用途向け集積回路。１７．前記オープンフィールドエリア内の予め定められた位置に選択的に形成された１または複数の抵抗を更に含んでいることを特徴とする請求項１３に記載の特定用途向け集積回路。１８．予め定められた電気回路を形成するように、前記トランジスタの予め定められた端子と、前記抵抗と、前記キャパシタと、前記第１及び第２パワープレーンを選択的に接続するための手段を更に含んでいることを特徴とする請求項１７に記載の特定用途向け集積回路。１９．特定用途向け集積回路であって、ａ．複数のセルが形成された半導体基板であって、各セルが少なくとも一つのバイポーラＮＰＮトランジスタと少なくとも一つのバイポーラＰＮＰトランジスタを含んでおり、前記複数のセルが少なくとも一つのコラムを形成するよう配列されており、該半導体基板は更に前記少なくとも一つのバイポーラＰＮＰトランジスタの一つに隣接するとともに前記少なくとも一つのバイポーラＮＰＮトランジスタの一つにも隣接したオープンフィールドエリアと、前記オープンフィールドエリア内の予め定められた位置に配置された１または複数の抵抗を含んでおり、前記ＰＮＰ及びＮＰＮトランジスタの各々は少なくとも一つのエミッタ端子と、少なくとも一つのベース端子と、少なくとも一つのコレクタ端子を有しており、各セルは更に前記ＰＮＰトランジスタと前記ＮＰＮトランジスタの最も内側に位置するものの間に配置され且つ複数の端子を有するキャパシタを含んでいる該半導体基板と、ｂ．前記ＰＮＰトランジスタのうち最も外側のものに隣接し且つ間隔を置いて配置されて、間にオープンフィールドエリアを画定しつつ、少なくとも前記セルのコラムの全長に渡って延在する第１パワープレーンと、ｃ．前記ＮＰＮトランジスタのうち最も外側のものに隣接し且つ間隔を置いて配置されて、間にオープンフィールドエリアを画定しつつ、少なくとも前記セルのコラムの全長に渡って延在する第２パワープレーンと、ｄ．前記キャパシタに隣接して配置され、少なくとも前記セルのコラムの全長に渡って延在する第３パワープレーンと、ｅ．予め定められた電気回路を形成するように、前記トランジスタの予め定められた端子と、前記キャパシタと、前記パワープレーンと、前記抵抗を選択的に接続するための手段とを含むことを特徴とする特定用途向け集積回路。２０．各ＮＰＮトランジスタ及び各ＰＮＰトランジスタが少なくとも２つのエミッタ端子と、少なくとも２つのベース端子と、少なくとも２つのコレクタ端子を含んでいることを特徴とする請求項１９に記載の特定用途向け集積回路。