JPH0541503A - マスタスライス方式の半導体装置の製造方法 - Google Patents
マスタスライス方式の半導体装置の製造方法Info
- Publication number
- JPH0541503A JPH0541503A JP14907391A JP14907391A JPH0541503A JP H0541503 A JPH0541503 A JP H0541503A JP 14907391 A JP14907391 A JP 14907391A JP 14907391 A JP14907391 A JP 14907391A JP H0541503 A JPH0541503 A JP H0541503A
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- JP
- Japan
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- layer
- interconnection
- semiconductor
- electrode
- master chip
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- Pending
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- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Abstract
(57)【要約】
【構成】マスタチップの各素子あたり必ず１つの電極
（７−１〜７−４）を最上層金属膜で形成する。 【効果】このように各素子の電極にプローブを接触させ
ることができるので特性チェック・不具合箇所の抽出が
容易になる。
（７−１〜７−４）を最上層金属膜で形成する。 【効果】このように各素子の電極にプローブを接触させ
ることができるので特性チェック・不具合箇所の抽出が
容易になる。
Description
【０００１】
【産業上の利用分野】本発明はマスタスライス方式の半
導体装置の製造方法に関する。
導体装置の製造方法に関する。
【０００２】
【従来の技術】マスタスライス方式とは拡散工程の殆ん
どを共通のマスクパターンによって拡散を行いアルミニ
ウムなどによる配線工程など一部の工程の変更で所定の
回路機能をもつ半導体装置を製造する方法である。
どを共通のマスクパターンによって拡散を行いアルミニ
ウムなどによる配線工程など一部の工程の変更で所定の
回路機能をもつ半導体装置を製造する方法である。
【０００３】図３はマスタスライスを行う半導体素子を
あらかじめ配置したマスタチップの平面模式図である。
このマスタチップは複数の容量素子を列状に配置した容
量素列２やＰＮＰトランジスタ列３、ＮＰＮトランジス
タ列４、抵抗素子列５を中央部に有し、周辺部にはボン
ディングパッド部８ａがある。
あらかじめ配置したマスタチップの平面模式図である。
このマスタチップは複数の容量素子を列状に配置した容
量素列２やＰＮＰトランジスタ列３、ＮＰＮトランジス
タ列４、抵抗素子列５を中央部に有し、周辺部にはボン
ディングパッド部８ａがある。
【０００４】マスタスライスの接続はマスタチップ上に
アレイ状態で配置された複数種類の半導体素子を選択し
て行われるが、特に多層配線構造の配線層の選択は単な
る接続性の他に素子整合，配線抵抗，クロストークなど
素子配置に左右される特性をも満足するように決定され
ている。
アレイ状態で配置された複数種類の半導体素子を選択し
て行われるが、特に多層配線構造の配線層の選択は単な
る接続性の他に素子整合，配線抵抗，クロストークなど
素子配置に左右される特性をも満足するように決定され
ている。
【０００５】しかし、多層配線を用いた半導体素子にお
いては素子電極と同じ層次の金属膜を使用し素子間／機
能回路ブロック間を結線してしまうこともあるため電気
的特性の検証が必要と予測された配線については、図４
に示すように、最も後工程で形成される配線層に取り出
していた。すなわち、例えば２つの機能ブロックＡ，Ｂ
のそれぞれに最上層金属膜で素子電極９１と最上層配線
９２とを形成する。
いては素子電極と同じ層次の金属膜を使用し素子間／機
能回路ブロック間を結線してしまうこともあるため電気
的特性の検証が必要と予測された配線については、図４
に示すように、最も後工程で形成される配線層に取り出
していた。すなわち、例えば２つの機能ブロックＡ，Ｂ
のそれぞれに最上層金属膜で素子電極９１と最上層配線
９２とを形成する。
【０００６】
【発明が解決しようとする課題】上述した従来のマスタ
スライス方式の半導体装置の製造方法では、内部の電気
的特性の検証が必要と予測された素子電極のみ、最も後
工程の配線層（最上層金属膜）に取り出したが、実際に
不具合が生じた場合など更に局所的なＤＣ／ＡＣ解析が
必要になり、欠陥箇所の抽出が容易でなく多大の評価工
数を要するという問題点があった。
スライス方式の半導体装置の製造方法では、内部の電気
的特性の検証が必要と予測された素子電極のみ、最も後
工程の配線層（最上層金属膜）に取り出したが、実際に
不具合が生じた場合など更に局所的なＤＣ／ＡＣ解析が
必要になり、欠陥箇所の抽出が容易でなく多大の評価工
数を要するという問題点があった。
【０００７】
【課題を解決するための手段】本発明は、半導体基板に
複数の半導体素子を設けたマスタチップを形成する工程
と、多層配線技術により前記半導体素子間の結線を行な
って所定の回路機能を実現する工程とを有するマスタス
ライス方式の半導体素子の製造方法において、前記半導
体素子の少なくとも一つの電極を最上層金属膜で形成す
るというものである。
複数の半導体素子を設けたマスタチップを形成する工程
と、多層配線技術により前記半導体素子間の結線を行な
って所定の回路機能を実現する工程とを有するマスタス
ライス方式の半導体素子の製造方法において、前記半導
体素子の少なくとも一つの電極を最上層金属膜で形成す
るというものである。
【０００８】
【実施例】次に本発明の実施例について図面を参照して
説明する。
説明する。
【０００９】図１は本発明の一実施例の説明に使用する
半導体チップの平面模式図、図２は図１のＹ−Ｙ線断面
模式図である。
半導体チップの平面模式図、図２は図１のＹ−Ｙ線断面
模式図である。
【００１０】Ｐ- 型シリコン基体１０１の表面にＮ- 型
エピタキシャル層１０３を形成した半導体基板にＰ+ 型
素子分離領域を選択的に形成して素子領域を区画する。
次に各種の拡散層を形成し、各素子を形成する。すなわ
ち、ＭＯＳ容量素子列２はＮ+ 型拡散層１０４を一方の
電極として有している。ＰＮＰトランジスタ列３は、Ｎ
+ 型拡散層１０５、Ｐ+ 型拡散層１０６，１０７を有し
ている。ＮＰＮトランジスタ４は、Ｎ+ 型拡散層１０
８、Ｐ+ 型拡散層１０９、Ｎ+ 型拡散層１１０を有して
いる。抵抗素子列５はＰ+ 拡散層１１１を有している。
酸化シリコン膜１１２には、これらの拡散層上にコンタ
クト穴を有している。このようなマスタチップを準備
し、次に第１層目アルミニウム膜により、素子電極１１
３、容量電極１１３Ｃおよび図示しない第１層配線を形
成する。
エピタキシャル層１０３を形成した半導体基板にＰ+ 型
素子分離領域を選択的に形成して素子領域を区画する。
次に各種の拡散層を形成し、各素子を形成する。すなわ
ち、ＭＯＳ容量素子列２はＮ+ 型拡散層１０４を一方の
電極として有している。ＰＮＰトランジスタ列３は、Ｎ
+ 型拡散層１０５、Ｐ+ 型拡散層１０６，１０７を有し
ている。ＮＰＮトランジスタ４は、Ｎ+ 型拡散層１０
８、Ｐ+ 型拡散層１０９、Ｎ+ 型拡散層１１０を有して
いる。抵抗素子列５はＰ+ 拡散層１１１を有している。
酸化シリコン膜１１２には、これらの拡散層上にコンタ
クト穴を有している。このようなマスタチップを準備
し、次に第１層目アルミニウム膜により、素子電極１１
３、容量電極１１３Ｃおよび図示しない第１層配線を形
成する。
【００１１】次に層間絶縁膜１１４を堆積しコンタクト
穴６−１〜６−４を形成し、第２層目アルミニウム膜に
より素子電極７−１〜７−４および図示しない第２層配
線を行なう。素子電極７−１，７−２，７−３，７−４
はそれぞれＭＯＳ容量素子の電極１１３Ｃ、ＰＮＰトラ
ンジスタのコレクタ領域（Ｐ+ 型拡散層１０６）、ＮＰ
Ｎトランジスタのベース領域（Ｎ+ 型拡散層１０９）、
抵抗素子の一方の電極に接続されている。このように、
本発明では、各素子あたり必ず１箇の電極を最上層金属
膜で形成しておくのである。更に、これらの素子電極７
−１〜７−４のうち、あるものは他の素子電極もしくは
ボンディングパッド８ｂに第２層配線により接続され
る。
穴６−１〜６−４を形成し、第２層目アルミニウム膜に
より素子電極７−１〜７−４および図示しない第２層配
線を行なう。素子電極７−１，７−２，７−３，７−４
はそれぞれＭＯＳ容量素子の電極１１３Ｃ、ＰＮＰトラ
ンジスタのコレクタ領域（Ｐ+ 型拡散層１０６）、ＮＰ
Ｎトランジスタのベース領域（Ｎ+ 型拡散層１０９）、
抵抗素子の一方の電極に接続されている。このように、
本発明では、各素子あたり必ず１箇の電極を最上層金属
膜で形成しておくのである。更に、これらの素子電極７
−１〜７−４のうち、あるものは他の素子電極もしくは
ボンディングパッド８ｂに第２層配線により接続され
る。
【００１２】
【発明の効果】以上説明したように本発明によればマス
タチップの各半導体素子あたり少なくとも一つの電極を
多層配線構造の最終工程の配線層に接続することによ
り、これらの電極に導電性プローブを接触させることに
より、集積回路の電気的特性の評価及び不具合箇所の抽
出が容易になり、評価時間を短縮できる効果がある。
タチップの各半導体素子あたり少なくとも一つの電極を
多層配線構造の最終工程の配線層に接続することによ
り、これらの電極に導電性プローブを接触させることに
より、集積回路の電気的特性の評価及び不具合箇所の抽
出が容易になり、評価時間を短縮できる効果がある。
【図１】本発明の一実施例の説明に使用する半導体チッ
プの平面模式図である。
プの平面模式図である。
【図２】図１のＹ−Ｙ線断面模式図である。
【図３】従来の技術の説明に使用するマスタチップの平
面模式図である。
面模式図である。
【図４】従来の技術の説明に使用する半導体チップの平
面模式図である。
面模式図である。
１ スクライブ枠 ２ ＭＯＳ容量素子列 ３ ＰＮＰトランジスタ列 ４ ＮＰＮトランジスタ列 ５ 抵抗素子列 ６−１〜６−４ コンタクト孔 ７−１〜７−４ 素子電極 ８ａ ボンディングパッド部 ８ｂ ボンディングパッド ９１ 素子電極 ９２ 最上層配線 １０１ Ｐ型シリコン基体 １０２ Ｐ+ 型素子分離領域 １０３ Ｎ- 型エピタキシャル層 １０４，１０５ Ｎ+ 型拡散層 １０６，１０７ Ｐ+ 型拡散層 １０８ Ｎ+ 型拡散層 １０９ Ｐ+ 型拡散層 １１０ Ｎ+ 型拡散層 １１１ Ｐ+ 型拡散層 １１２ 酸化シリコン膜 １１３ 素子電極
Claims (1)
- 【請求項１】 半導体基板に複数の半導体素子を設けた
マスタチップを形成する工程と、多層配線技術により前
記半導体素子間の結線を行なって所定の回路機能を実現
する工程とを有するマスタスライス方式の半導体素子の
製造方法において、前記半導体素子の少なくとも一つの
電極を最上層金属膜で形成することを特徴とするマスタ
スライス方式の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14907391A JPH0541503A (ja) | 1991-06-21 | 1991-06-21 | マスタスライス方式の半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14907391A JPH0541503A (ja) | 1991-06-21 | 1991-06-21 | マスタスライス方式の半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0541503A true JPH0541503A (ja) | 1993-02-19 |
Family
ID=15467103
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14907391A Pending JPH0541503A (ja) | 1991-06-21 | 1991-06-21 | マスタスライス方式の半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0541503A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004019407A1 (en) * | 2002-08-22 | 2004-03-04 | Advantest Corporation | Method of evaluating core based system-on-a-chip |
| JP2016021586A (ja) * | 2015-09-07 | 2016-02-04 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62194640A (ja) * | 1986-02-20 | 1987-08-27 | Fujitsu Ltd | バンプ実装を用いる半導体集積回路 |
| JPS6419739A (en) * | 1988-06-24 | 1989-01-23 | Hitachi Ltd | Semiconductor integrated circuit device |
| JPS6427241A (en) * | 1988-06-24 | 1989-01-30 | Hitachi Ltd | Semiconductor integrated circuit device |
-
1991
- 1991-06-21 JP JP14907391A patent/JPH0541503A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62194640A (ja) * | 1986-02-20 | 1987-08-27 | Fujitsu Ltd | バンプ実装を用いる半導体集積回路 |
| JPS6419739A (en) * | 1988-06-24 | 1989-01-23 | Hitachi Ltd | Semiconductor integrated circuit device |
| JPS6427241A (en) * | 1988-06-24 | 1989-01-30 | Hitachi Ltd | Semiconductor integrated circuit device |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004019407A1 (en) * | 2002-08-22 | 2004-03-04 | Advantest Corporation | Method of evaluating core based system-on-a-chip |
| JP2016021586A (ja) * | 2015-09-07 | 2016-02-04 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19971007 |