JPH0434973A - 半導体基板 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） 本発明はバイポーラ型素子を用いたゲート・アレイであ
るリニア・アレイ又はＢ１−ＣＭＯＳゲート・アレイを
製造する際に用いられる半導体基板に関するものである
。

（従来の技術） 近年、バイポーラトランジスタを用いたリニア・アレイ
又はＢ１−ＣＭＯＳゲート・アレイが使用されるに至っ
ている。このリニア・アレイ又はＢ１−ＣＭＯＳゲート
・アレイは、素子が予め形成された半導体基板を用意し
ておき、個々の製品仕様に合わせて配線層をその表面上
に形成することによって得ている。

デジタル信号のみを扱うゲート・アレイでは、ロセスデ
ザインルールを満たした状態で形成し得るように前記各
々の素子は配置されていることを特徴とする請求項１記
載の半導体基板。

３、発明の詳細な説明 〔発明の目的〕 （産業上の利用分野） 本発明はバイポーラ型素子を用いたゲート・アレイであ
るリニア・アレイ又はＢ１−ＣＭＯＳゲート・アレイを
製造する際に用いられる半導体基板に関するものである
。

（従来の技術） 近年、バイポーラトランジスタを用いたリニア・アレイ
又はＢ１−ＣＭＯＳゲート・アレイが使用されるに至っ
ている。このリニアやアレイＢ１−ＣＭＯＳゲート・ア
レイは、素子が予め形成された半導体基板を用意してお
き、個々の製品仕様に合わせて配線層をその表面上に形
成することによって得ている。

デジタル信号のみを扱うゲート・アレイでは、半導体基
板に形成される素子は、Ｎチャネル型ＭＯＳトランジス
タとＰチャネル型ＭＯＳトランジスタのほぼ二種類で構
成される。しかし、リニア・アレイ又はＢ１−ＣＭＯＳ
ゲート・アレイの場合はバイポーラ型素子が用いられる
ため、形成すべき素子の種類が多く、その素子の形状や
大きさも異なっている。

従来のリニア・アレイ又はＢ１−ＣＭＯＳゲート・アレ
イ用半導体基板におけるバイポーラ型素子の配列状態を
第２図に示す。抵抗１１ａ。

１１ｂや、横型ＰＮＰ　）ランジスタ１２、飽和型ＮＰ
Ｎトランジスタ１３、ＮＰＮ）ランジスタ１４が、予め
半導体基板の表面に形成されている。

しかし従来は、自動配線を行うことを念頭において素子
の配置がなされておらず、手書きで配線パターンを設計
することを前提にしていた。従って、形状の異なる素子
が同一軸上に配列されており、配線層を直線状に形成す
ることはできなかった。

例えば、同じ形状の抵抗１１ａが同一軸上に配列されて
いるなかで、大きさの異なる抵抗１１ｉ）が混じってい
ると、抵抗１１ａの素子同志を接続する配線２０と抵抗
１１ｂとが箇所２１において短絡し易くなり、配線経路
が制約されることになる。

また横型ＰＮＰ　トランジスタ１２が同一軸上に配列さ
れているなかに、種類の異なる飽和型ＮＰＮトランジス
タ１３が混入していると、横型ＰＮＰ　トランジスタ１
２の端子同志を直線で結線することが困難であり、素子
を避けながら蛇行せざるを得ない。また配線層１６のよ
うに蛇行すると、多層配線の場合に配線層同志を接続す
るスルーホール（以下、ＶＩＡと称する）１５を、デザ
インルールを満たした状態で配置することが不可能とな
り品い。この結果、自動配線による配線経路の決定には
時間がかかり、また未配線部分も多く残ることになる。

（発明が解決しようとする課題） このように従来の半導体基板を用いて配線層を形成し、
リニア・アレイ又はＢ１−ＣＭＯＳゲート・アレイを製
造しようとすると、配線経路の決定に時間がかかり、製
造日数の増加及びコストの上昇を招くという問題があっ
た。

本発明は上記事情に鑑みてなされたもので、自動配線に
より配線経路を短時間で決定することができ、短納期の
実現及びコスト低減を達成し得ろ半導体基板を提供する
ことを目的とする。

〔発明の構成〕

（課題を解決するための手段） 本発明は、配線層を表面上に形成してリニア・アレイ又
はＢ１−ＣＭＯＳゲートやアレイを製造するために用い
られる半導体基板であって、半導体基板に配置されたバ
イポーラ部の各々の素子は、各々の素子間に直線状の配
線経路を形成し得るように、同一形状の素子が同一軸上
に一定の間隔を開けて配置されていることを特徴として
いる。

ここで各々の素子は、その素子間に少なくとも二本の配
線経路が形成し得るように間隔を開けて配置されている
ことが好ましく、さらに少なくとも二層の配線層が形成
された場合には、この配線層間を接続するスルーホール
がプロセスデザインルールを満たした状態で形成し得る
ように配置されていることが好ましい。

（作　用） 半導体基板に形成された各々の素子は、素子間に直線状
の配線経路を形成し得るように、同一形状の素子が同一
軸上に一定間隔で配置されているため、素子を避けなが
ら蛇行させるように配線を形成する必要がない。

ここで、素子間に少なくとも二本の配線経路が形成し得
るように間隔を開けて素子を配置した場合には配線経路
の決定はより容易であり、さらに二層以上の配線層を形
成する場合にスルーホールをプロセスデザインルールを
満たして形成し得るように素子を配置することで多層配
線の経路の決定が容易になる。

（実施例） 以下、本発明の一実施例について図面を参照して説明す
る。第１図に、本実施例による半導体基板に形成された
素子の配置状態を示す。従来の半導体基板と比較し、同
一種類で同一形状の素子を、同一軸上に一定間隔で配置
されている点が異なっている。例えば、同一形状の抵抗
１がＸ軸上に一定間隔で配置され、その下段に横型ＰＮ
Ｐ　）ランジスタ２がＸ軸上に一定の間隔を開けて配置
されている。さらにその下段に、ＮＰＮトランジスタ３
が同様にＸ軸上に一定間隔で配置されている。

このように配置された素子のパターンが描かれた半導体
製造用マスクを用いて、半導体基板上に素子が形成され
て、いわゆる下地が作られる。

そしてユーザの望む回路図に基づき、自動配線により配
線経路を決定していく。本実施例による半導体基板上に
配線経路を決定すると、Ｘ軸方向の配線層４及びＹ軸方
向の配線層５は、共に二本ずつ直線状に延ばして形成す
ることができ、素子間を蛇行させる必要がない。さらに
配線層間のＶＩＡ６を、デサインルールを満たした状態
で形成することが可能である。このような半導体基板を
用いることにより、配線経路を自動配線により迅速かつ
１００％決定することができる。この結果、製造日数の
短縮及びコスト低減を達成することが可能となる。

上述した実施例は一例であって、本発明を限定するもの
ではない。例えば、ある軸上のどの段にどのような種類
の素子を配置するかは自由であり、その組み合わせは同
等制約を受けることはない。

〔発明の効果〕

以上説明したように本発明の半導体基板は、半導体基板
に形成された各々の素子が素子間に直線状の配線経路を
形成し得るように同一形状の素子が同一軸上に一定間隔
で配置されているため、配線経路を蛇行させる必要がな
く、経路の決定を自動配線により効率良くかつ高い配線
率で行うことができ、製造日数の短縮及びコスト低減を
達成することが可能である。

１・・・抵抗、２・・・横型ＰＮＰ　トランジスタ、３
・・・ＮＰＮ）ランジスタ、４，５・・・配線層、６・
・・　Ｉ　Ａｏ

Claims (1)

1. 【特許請求の範囲】 １、配線層を表面上に形成してリニア・アレイ又はＢｉ
   −ＣＭ＠Ｏ＠Ｓゲート、アレイを製造するために用いら
   れる半導体基板において、 前記半導体基板に配置された各々のバイポーラ型素子は
   、この各々の素子間に直線状の配線経路を形成し得るよ
   うに、同一形状の素子が同一軸上に一定の間隔を開けて
   配置されていることを特徴とする半導体基板。 ２、前記各々のバイポーラ型素子は、その素子間に少な
   くとも二本の配線経路が形成し得るように間隔を開けて
   配置されていることを特徴とする請求項１記載の半導体
   基板。 ３、少なくとも二層の配線層が形成された場合に、この
   配線層間を接続するスルーホールがプロセスデザインル
   ールを満たした状態で形成し得るように前記各々の素子
   は配置されていることを特徴とする請求項１記載の半導
   体基板。