JP3164097B2 - 半導体集積回路装置及び半導体集積回路製造方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法に係り、特に製造中に配線の接続を切り替え
て、製造バラツキを補正したり、異なる特性を持った半
導体装置等を容易にかつ少ない工程で同一基板上に形成
できる半導体集積回路装置及び半導体集積回路製造方法
に関する。

【０００２】

【従来の技術】従来、半導体集積回路装置において製造
中に配線の接続を切り替える方法としてコンタクトホー
ルまたは配線のパターンを変更する方法がある。すなわ
ちコンタクトホールまたは配線のマスクをつくり替えて
接続を切り替える技術が用いられている。図２４乃至図
２６は従来技術の製造方法の工程概略図である。

【０００３】従来技術の半導体集積回路製造方法では、
シリコン基板上に絶縁膜としてシリコン酸化膜を形成
し、その後多結晶シリコン膜を成長し、ボロン等の不純
物を所望のシート抵抗になるようにイオン注入した後に
多結晶シリコン膜をパターニングし、抵抗素子（多結晶
シリコンＰ３）を形成する。所望の抵抗値（第１抵抗長
Ｌ１）になるようにコンタクトＰ１を形成し、第１アル
ミ配線Ｐ２で他の素子に接続する。ここで種々の製造バ
ラツキ要因により所望の抵抗値に対し出来上がりはばら
つくため、絶対精度の高い抵抗が必要な場合にバラツキ
を補正するために、第１抵抗長Ｌ１に対して例えば抵抗
値が±１０％になる位置にコンタクトＰ１及び第１アル
ミ配線Ｐ２を形成しておく（図２４の第１アルミマスク
Ｐ６参照）。製造中においてコンタクトホールを開口後
抵抗を測定し、製造バラツキにより抵抗値が高目になっ
ていた場合は、図２５に示すように第２アルミマスクＰ
７を使用し抵抗長を第２抵抗長Ｌ２と短くして抵抗値を
下げて補正する。また逆に製造バラツキにより抵抗値が
低目になっていた場合は、図２６に示すように第３アル
ミマスクＰ８を使用し抵抗長を第３抵抗長Ｌ３と長くし
て抵抗値を上げて補正する。また第１アルミ配線Ｐ２で
接続を切り替えるのではなくスルーホールまたは第２ア
ルミ配線以降の配線工程で切り替えることも可能であ
る。

【０００４】

【発明が解決しようとする課題】しかしながら、従来技
術には、コスト及びＴＡＴ（Ｔｕｒｎ ＡｒｏｕｎｄＴ
ｉｍｅ：ＬＳＩの仕様決定から製品化までに要する時
間）の両方が共に増加するという問題点があった。その
理由は、配線の接続を変更するには１つの接続パターン
ごとにコンタクトホールもしくは配線少なくともいずれ
かのマスクをつくり製造時に切り替える必要あり、工程
数が大幅に増加するとともに余分な材料を使用するから
である。

【０００５】本発明は斯かる問題点を鑑みてなされたも
のであり、その目的とするところは、製造時の配線の接
続変更を少ない工程数で容易に実現する半導体集積回路
装置及び半導体集積回路製造方法を提供する点にある。

【０００６】

【課題を解決するための手段】本発明の請求項１に記載
の要旨は、抵抗素子を備え、製造時の配線の接続変更を
少ない工程数で容易に実現する半導体集積回路装置であ
って、抵抗素子を持つ半導体集積回路装置において、前
記抵抗素子上の第１の配線と当該抵抗素子との接続を行
う第１の接続用コンタクトホールを備え、前記第１の接
続用コンタクトホールの一方が電流の流れる方向に複数
個並設され、前記複数個並んだ第１の接続用コンタクト
ホール上の前記第１の配線が当該第１の接続用コンタク
トホールごとに分離されて配置され、前記第１の接続用
コンタクトホールの他方及び前記抵抗素子以外の素子の
当該第１の接続用コンタクトホール上の前記第１の配線
が、当該第１の接続用コンタクトホールの配列と同程度
の長さまたは当該第１の配線の最小ピッチのｎ倍（ｎ＝
１，２，３，…）の長さで前記電流の流れる方向に延長
して配置されていることを特徴とする半導体集積回路装
置に存する。また本発明の請求項２に記載の要旨は、前
記電流の流れる方向に複数個並んだ前記第１の接続用コ
ンタクトホール上の当該第１の接続用コンタクトホール
ごとに分離されて配置された前記第１の配線のうちの１
つが、当該第１の配線を介して半導体基板上の他の素子
または外部と接続され、前記第１の接続用コンタクトホ
ールの他方上の前記第１の配線が当該第１の配線を介し
て前記半導体基板上の他の素子または外部と接続されて
いることを特徴とする請求項１に記載の半導体集積回路
装置に存する。また本発明の請求項３に記載の要旨は、
前記電流の流れる方向に複数個並んだ前記第１の接続用
コンタクトホール上の当該第１の接続用コンタクトホー
ルごとに分離されて配置された前記第１の配線に対し、
当該第１の配線の当該第１の接続用コンタクトホールと
は接続されないダミーパターンが前記電流の流れる方向
に対し一方または両方に当該第１の接続用コンタクトホ
ールと同じピッチまたは当該第１の配線の最小ピッチの
ｎ倍（ｎ＝１，２，３，…）のピッチでかつ同等以上の
幅で形成されていることを特徴とする請求項１または２
に記載の半導体集積回路装置に存する。また本発明の請
求項４に記載の要旨は、前記電流の流れる方向に複数個
並んだ前記第１の接続用コンタクトホール上の前記第１
の接続用コンタクトホールごとに分離されて配置された
前記第１の配線のうちの１つの前記第１の配線上、及び
当該第１の接続用コンタクトホールの他方上の当該第１
の接続用コンタクトホールの配列と同程度の長さで前記
電流の流れる方向に延長して配置されている当該第１の
配線上に第２の接続用コンタクトホールが形成され、い
ずれの前記第２の接続用コンタクトホール上にも前記第
１の接続用コンタクトホール上の前記第１の接続用コン
タクトホールの配列と同程度の長さを有し前記電流の流
れる方向に延長して配置されている前記第１の配線と同
程度の長さを有する第２の配線が形成されていることを
特徴とする請求項１に記載の半導体集積回路装置に存す
る。また本発明の請求項５に記載の要旨は、前記電流の
流れる方向に複数個並んだ前記第１の接続用コンタクト
ホール上の当該第１の接続用コンタクトホールごとに分
離されて配置された前記第１の配線とそれぞれ独立して
接続された特定のピッチ及び幅を有する第３の配線と、
前記第１の接続用コンタクトホールの他方の上の前記第
１の配線と同等の幅を有し当該第１の配線に接続された
第４の配線とを有し、前記第４の配線が、前記第３の配
線の配列と同程度の長さでかつ当該配列の方向に延長し
て配置されていることを特徴とする請求項１に記載の半
導体集積回路装置に存する。また本発明の請求項６に記
載の要旨は、製造時の配線の接続変更を少ない工程数で
容易に実現する半導体集積回路装置であって、一定のピ
ッチ及び幅で並ぶ複数の下層配線上に、それぞれ上層配
線との接続用コンタクトホールが形成され、前記上層配
線が、前記一定のピッチ及び幅で前記接続用コンタクト
ホール上に分離されて配置されるとともに、当該一定の
ピッチ及び幅で当該接続用コンタクトホールのない領域
まで連続して形成され、単独の前記下層配線上に前記上
層配線との前記接続用コンタクトホールが設けられ、前
記単独の下層配線上の前記上層配線が前記接続用コンタ
クトホール上で前記ピッチ方向に前記ピッチの倍数の長
さで延長されていることを特徴とする半導体集積回路装
置に存する。また本発明の請求項７に記載の要旨は、製
造時の配線の接続変更を少ない工程数で容易に実現する
半導体集積回路製造方法であって、上層パターンに対す
るフォトリソグラフィー工程と、前記上層パターンのフ
ォトリソグラフィー工程で使用するマスクを目合わせ露
光時に下層のパターンに対し所定の方向および所定の距
離シフトして下層パターンとの接続を切り替える工程と
を有することを特徴とする半導体集積回路製造方法に存
する。また本発明の請求項８に記載の要旨は、第ｎ（ｎ
＝１，２，３，…）の接続用コンタクトホールまたは第
ｎ（ｎ＝１，２，３，…）の配線として前記上層パター
ンを形成する工程と、前記下層パターンを、第ｎ−１の
配線または第ｎ−１の接続用コンタクトホールとして前
記下層パターンを形成する工程とを有することを特徴と
する請求項７に記載の半導体集積回路製造方法に存す
る。また本発明の請求項９に記載の要旨は、第ｎの接続
用コンタクトホールと第ｎの配線として前記上層パター
ンを形成する工程と、第ｎ−１の配線または第ｎ−１の
接続用コンタクトホールとして前記下層パターンを形成
する工程とを有することを特徴とする請求項７に記載の
半導体集積回路製造方法に存する。

【０００７】

【発明の実施の形態】以下に示す各実施形態の特徴は、
配線の接続を変更するために１つの接続パターンごとに
マスクをつくり製造時にマスクを切り替えてパターニン
グしていた従来の工程に代えて、下層のコンタクトホー
ルに対して上層配線層パターンをフォトリソグラフィー
工程の目合わせ時にシフトさせる工程、または下層の配
線層パターンに対して上層のスルーホールパターンをフ
ォトリソグラフィー工程の目合わせ時にシフトさせる等
特定のパターンをシフトさせて接続を切り替えるという
工程を設けた点である。その結果、下層のパターンに対
して上層配線層パターンをフォトリソグラフィー工程の
目合わせ露光時に所望の方向に所望の距離シフトさせて
配線の接続を変更することにより、１枚のマスクで容易
に接続を変えることができるようになる。これにより、
少ない工程数及び資材で製造過程における配線に切り替
えが容易に行えるといった効果を奏する。その理由は、
目合わせ・露光時に下層のパターンに対し上層のパター
ンの位置合わせを行う座標検出パターンの座標データの
変更により上層のパターンをシフトさせて配線の切り替
えができ、マスクの交換もなく工程を追加する必要も無
く、配線接続変更時の工程、資材の削減ができるからで
ある。以下、本発明の実施の形態を図面に基づいて詳細
に説明する。

【０００８】（第１実施形態）図１は本発明にかかる半
導体集積回路装置及び半導体集積回路製造方法の第１実
施形態を説明するための工程概略図であり、図２は図１
の第１アルミパターン２のマスクのみを図中の左方向に
シフトする場合の工程概略図であり、図３は図１の第１
アルミパターン２のマスクのみを図中の右方向にシフト
する場合の工程概略図である。また図４は図１のＡ−
Ａ’部の断面図、図５は図２のＢ−Ｂ’部の断面図、図
６は図３のＣ−Ｃ’部の断面図である。まず、前述の従
来技術と同様にシリコン基板上に絶縁膜としてシリコン
酸化膜を形成し、その後多結晶シリコン膜を成長し、ボ
ロン等の不純物を所望のシート抵抗になるようにイオン
注入した後多結晶シリコン膜をパターニングし、抵抗素
子（多結晶シリコン層３）を形成し、所望の抵抗値（第
１抵抗長Ｌ１）になるようにコンタクト１を形成し、第
１アルミパターン２で他の素子に接続する。ここで所望
の抵抗値（第１抵抗長Ｌ１）は種々の製造バラツキ要因
により所望の抵抗値に対し出来上がりはばらつくが、絶
対精度の高い抵抗が必要な場合にはバラツキを補正する
ために、第１抵抗長Ｌ１に対し一方のコンタクトの前後
に例えば図１及び図４に示すように最小ピッチで別のコ
ンタクト１及び第１アルミパターン２を切り離して形成
しておき、さらに両側に同じピッチ、形状で第１アルミ
パターン２のみのパターンを切り離して形成しておく。
また他方のコンタクト上の第１アルミパターン２は図１
及び図４に示すように前後に上記の最小ピッチ分抵抗の
長さ方向に延長されている。

【０００９】製造中においてコンタクトホールを開口後
抵抗を測定し、製造バラツキにより抵抗値が高目になっ
ていた場合は、図２及び図５のように第１アルミパター
ン２のマスクのみを図中の左方向にシフトし、他の素子
に接続する第１アルミパターン２を図中の３つ並んだコ
ンタクトのうち左側のコンタクトに接続することによ
り、第２抵抗長Ｌ２（＜第１抵抗長Ｌ１）として抵抗長
を短くして抵抗値を下げて補正する。また逆に製造バラ
ツキにより抵抗値が低目になっていた場合は、図３及び
図６のように第１アルミパターン２のマスクのみを図中
の右方向にシフトし、他の素子に接続する第１アルミパ
ターン２を図中の３つ並んだコンタクトのうち右側のコ
ンタクトに接続することにより、第３抵抗長Ｌ３（＞第
１抵抗長Ｌ１）として抵抗長を長くして抵抗値を上げて
補正する。また接続が切り替えられるコンタクトに対し
反対側のコンタクトは、第１アルミパターン２が前記の
ように最小ピッチ分抵抗の長さ方向に延長されているた
め、第１アルミパターンが左右どちらにシフトしてもそ
の接続状態は変わらない。

【００１０】ここで第１アルミパターン２のマスクのシ
フトは、ステッパー装置での目合わせ・露光時に目合わ
せ用の座標検出パターンの座標データを変更することで
行える。例えば、第１アルミマスクの目合わせ用のコン
タクトの座標検出パターンのチップ上での座標（ｘ，
ｙ）が（ｘ，ｙ）＝（１００，１００）の場合に目合わ
せ・露光時座標（ｘ，ｙ）を（ｘ，ｙ）＝（１０１，１
００）と変更することにより、第１アルミパターンはコ
ンタクトのパターンに対しｘ方向に−１だけシフトす
る。よって下層のパターンに対し上層のパターンのシフ
トは目合わせ・露光時に使用する座標検出パターンの座
標データの変更のみでコントロールでき、マスクの交換
もなく非常に容易に配線の接続を変更できる。

【００１１】なお、本実施形態では一例として第１アル
ミマスクのシフトについて説明したが、これに特に限定
されることなく、多層配線におけるより上層の配線層の
マスクシフトによっても同様に配線の接続を変更できる
ことは明らかである。ただし、パターンのシフトはチッ
プ上全体で起こるため、接続の変更を行わない部分では
前記のようにパターンを拡大し、シフトしても接続がは
ずれないようにしなければならず面積が増大するデメリ
ットがある。しかし高精度な抵抗を必要とするアナログ
チップ等では、電源・接地電位の強化のため、必ずしも
配線を高集積化しない。また多層配線における最上層の
配線等は電源・接地電位等の太幅配線に使用される場合
が多く、高い集積度は要求されず数ミクロン程度のパタ
ーン拡大の影響は小さくなり前記のデメリットは少なく
なる。

【００１２】（第２実施形態）上記第１実施形態では配
線の切り替えを配線層のマスクのシフトで行ったが、第
２実施形態の半導体集積回路装置及び半導体集積回路製
造方法では、下部配線層と上部配線層を接続するスルー
ホールのマスクをシフトして配線の切り替えを行う点に
特徴を有している。図７は本発明にかかる半導体集積回
路装置及び半導体集積回路製造方法の第２実施形態を説
明するための工程概略図、図８は図７のスルーホールパ
ターン４のパターンを図中の左方向にシフトする場合の
工程概略図、図９は図７のスルーホールパターン４のパ
ターンを図中の右方向にシフトする場合の工程概略図で
ある。また図１０は図７のＡ−Ａ’部の断面図、図１１
は図８のＢ−Ｂ’部の断面図、図１２は図９のＣ−Ｃ’
部の断面図である。

【００１３】第１実施形態と同様に多結晶シリコン膜を
パターニングし、抵抗素子（多結晶シリコン層３）を形
成し、所望の抵抗値（第１抵抗長Ｌ１）になるようにコ
ンタクト１を形成する。ここで種々の製造バラツキ要因
により所望の抵抗値に対し出来上がりはばらつくが、絶
対精度の高い抵抗が必要な場合にはバラツキを補正する
ために、第１抵抗長Ｌ１に対し一方のコンタクトの前後
に図７及び図１０に示すように最小ピッチで別のコンタ
クト１及び第１アルミパターン２を切り離して形成して
おき、他方のコンタクト上の第１アルミパターン２を図
７及び図１０に示すように前後に上記の最小ピッチ分抵
抗の長さ方向に延長して形成する。

【００１４】第２実施形態では第１アルミパターン２及
び第２アルミパターン５のいずれの配線も固定されてお
り、第１アルミパターン２と第２アルミパターン５を接
続するスルーホールパターン４のパターンをシフトさせ
て接続を切り替えて第２アルミパターン５で他の素子に
接続している。ここでスルーホールマスクのシフト方法
は前記第１実施形態と同様である。

【００１５】（第３実施形態）図１３乃至１５は本発明
の第３実施形態を説明するための工程断面図である。図
１３は本発明にかかる半導体集積回路装置及び半導体集
積回路製造方法の第３実施形態を説明するための工程概
略図であり、図１４は図１３の第２アルミパターン５を
図中の左方向にシフトする場合の工程概略図、図１５は
図１３の第２アルミパターン５を図中の右方向にシフト
する場合の工程概略図である。第１実施形態と同様に多
結晶シリコン膜をパターニングし、抵抗素子（多結晶シ
リコン層３）を形成し、所望の抵抗値（第１抵抗長Ｌ
１）になるようにコンタクト１を形成し、第１抵抗長Ｌ
１に対応するコンタクトの前後に図１３に示すように最
小ピッチで別のコンタクト１及び第１アルミパターン２
を切り離して形成し、他方のコンタクト上の第１アルミ
パターン２を図１３に示すように前後に上記の最小ピッ
チ分抵抗の長さ方向に延長して形成する。さらに第１ア
ルミパターン２上に第２アルミパターン５を形成し、第
２アルミパターン５で他の素子に接続している。ここで
も第１、第２実施形態と同様に、第２アルミパターン５
をシフトし、抵抗長を第１抵抗長Ｌ１、第２抵抗長Ｌ
２、第３抵抗長Ｌ３と選択することにより抵抗値の補正
が行える。すなわち、図１４に示すように、第２アルミ
パターン５を左シフトし、抵抗長を第２抵抗長Ｌ２（＜
第１抵抗長Ｌ１）に選択することにより抵抗値の下方補
正が行える。同様に、図１５に示すように、第２アルミ
パターン５を右シフトし、抵抗長を第３抵抗長Ｌ３（＞
第１抵抗長Ｌ１）に選択することにより抵抗値の上方補
正が行える。

【００１６】（第４実施形態）図１６乃至１８は本発明
の第４実施形態を説明するための工程概略図である。図
１６は本発明にかかる半導体集積回路装置及び半導体集
積回路製造方法の第４実施形態を説明するための工程概
略図、図１７は図１６のスルーホールパターン４及び第
２アルミパターン５の両パターンを図中の左方向にシフ
トする場合の工程概略図、図１８は図１６のスルーホー
ルパターン４及び第２アルミパターン５の両パターンを
図中の右方向にシフトする場合の工程概略図である。第
１乃至第３実施形態と同様にマスクパターンをシフトさ
せて接続を切り替えるが、第４実施形態ではスルーホー
ルパターン４及び第２アルミパターン５の両パターンを
同方向にシフトさせて接続を切り替えている。すなわ
ち、図１７に示すように、スルーホールパターン４及び
第２アルミパターン５の両パターンを左方向にシフトさ
せて接続を切り替えて抵抗長を第２抵抗長Ｌ２（＜第１
抵抗長Ｌ１）に選択することにより抵抗値の下方補正が
行える。同様に、図１８に示すように、スルーホールパ
ターン４及び第２アルミパターン５の両パターンを右方
向にシフトさせて接続を切り替えて抵抗長を第３抵抗長
Ｌ３（＞第１抵抗長Ｌ１）に選択することにより抵抗値
の上方補正が行える

【００１７】（第５実施形態）図１９は本発明にかかる
半導体集積回路装置及び半導体集積回路製造方法の第５
実施形態を説明するための工程概略図、図２０は図１９
の第２アルミパターン５を図中の左方向に配線の１ピッ
チ分シフトする場合の工程概略図、図２１は図１９の第
２アルミパターン５を図中の右方向に配線の１ピッチ分
シフトする場合の工程概略図である。第１乃至第４実施
形態では、スルーホールパターン４や第２アルミパター
ン５をシフトさせることにより接続を切り替えて抵抗値
の補正を行ってきたが、同様に入力信号の切り替えも行
える。

【００１８】図１９を参照すると、第１アルミパターン
２は最小ピッチで並び下方で内部素子に接続されてい
る。第１アルミパターン２上にスルーホールパターン４
を形成し、図面左側の３本の第１アルミパターン２に対
し第２アルミパターン５を同じピッチで並設し、その両
側に第２アルミパターン５を１本ずつ形成し、これら５
本の第２アルミパターン５のそれぞれを右からＬ（Ｌｏ
ｗ），Ｈ（Ｈｉｇｈ），Ｌ，Ｈ，Ｈという電位を有する
信号源に接続する。また左側の１本の第１アルミパター
ン２に対し、第２アルミパターン５はスルーホール上で
左右に１ピッチ分ずつ配線が延長されていて電位Ｈとい
う信号源に接続されている。よって第１アルミパターン
２に加わる信号は右からＨ，Ｌ，Ｈ，Ｈとなる。また、
これらの信号は内部に接続されている（図１９）。

【００１９】ここで前記の信号源との接続を保ったまま
前述の実施形態と同様に第２アルミパターン５を図中の
左方向に配線の１ピッチ分シフトさせることにより（図
２０参照）、第１アルミパターン２はそれぞれ右から
Ｌ，Ｈ，Ｌ，Ｈの信号源と接続されることになり、逆に
第２アルミパターン５を図中の右方向に配線の１ピッチ
分シフトさせることにより（図２１参照）、第１アルミ
パターン２はそれぞれ右からＬ，Ｈ，Ｈ，Ｈの信号源と
接続されることになる。一番左側の単独の第１アルミパ
ターン２は、第２アルミパターン５の左右のシフトに関
わらず接続は変わらずＨであるが、右側の３本の第１ア
ルミパターン２は、第２アルミパターン５のシフトによ
り変化し、内部にはいる信号のコントロールが可能とな
る。

【００２０】（第６実施形態）図２２は本発明にかかる
半導体集積回路装置及び半導体集積回路製造方法の第６
実施形態を説明するための工程概略図、図２３は図２２
の第２アルミパターン５以降のパターンを２次元でシフ
トする場合の工程概略図である。第６実施形態は、２次
元のパターンシフトの例である。図面左側に示す第２ア
ルミパターン５は電位Ｈに接続され、図面右側に示す第
２アルミパターン５は電位Ｌに接続されていて、それぞ
れスルーホールパターン４を介して第１アルミパターン
２に接続されている。このため、第１アルミパターン２
のそれぞれは電位Ｈ、電位Ｌになる。また図面右側に示
す第２アルミパターン５の中心において、電位Ｈに接続
された第３アルミパターン７から第２スルーホールパタ
ーン６と第２アルミパターン５とスルーホールパターン
４を介して第１アルミパターン２が電位Ｈに接続されて
いる。ここで第２アルミパターン５以降のパターンを２
次元でシフト（図２３参照）することにより、図面右側
に示す第１アルミパターン２のうち１つを電位Ｈに接続
し、他の第１アルミパターン２を電位Ｌに接続すること
ができる。ここで図面左側に示す第１アルミパターン２
は接続が変わらず、第２アルミパターン５以降のパター
ンのシフトによらず電位Ｈとなる。これにより、製造過
程において特性を測定し、その特性によって製造過程で
配線を切り替えて特性を補正し、より高い良品収率、よ
りバラツキの少ない製品の製造、さらに特性の異なるコ
ード品等のマスクの追加なしでの製造等を可能とすると
いった効果を奏する。

【００２１】以上説明したように、上記各実施形態によ
れば、少ない工程数及び資材で製造過程における配線に
切り替えが容易に行えるといった効果を奏する。その理
由は、目合わせ・露光時に下層のパターンに対し上層の
パターンの位置合わせを行う座標検出パターンの座標デ
ータの変更により上層のパターンをシフトさせて配線の
切り替えができ、マスクの交換もなく工程を追加する必
要も無く、配線接続変更時の工程、資材の削減ができる
からである。

【００２２】なお、本発明が上記各実施形態に限定され
ず、本発明の技術思想の範囲内において、各実施形態は
適宜変更され得ることは明らかである。また上記構成部
材の数、位置、形状等は上記実施の形態に限定されず、
本発明を実施する上で好適な数、位置、形状等にするこ
とができる。また、各図において、同一構成要素には同
一符号を付している。

【００２３】

【発明の効果】本発明は以上のように構成されているの
で、少ない工程数及び資材で製造過程における配線に切
り替えが容易に行えるといった効果を奏する。その理由
は、目合わせ・露光時に下層のパターンに対し上層のパ
ターンの位置合わせを行う座標検出パターンの座標デー
タの変更により上層のパターンをシフトさせて配線の切
り替えができ、マスクの交換もなく工程を追加する必要
も無く、配線接続変更時の工程、資材の削減ができるか
らである。

【図面の簡単な説明】

【図１】本発明にかかる半導体集積回路装置及び半導体
集積回路製造方法の第１実施形態を説明するための工程
概略図である。

【図２】図１の第１アルミパターンのマスクのみを図中
の左方向にシフトする場合の工程概略図である。

【図３】図１の第１アルミパターンのマスクのみを図中
の右方向にシフトする場合の工程概略図である。

【図４】図１のＡ−Ａ’部の断面図である。

【図５】図２のＢ−Ｂ’部の断面図である。

【図６】図３のＣ−Ｃ’部の断面図である。

【図７】本発明にかかる半導体集積回路装置及び半導体
集積回路製造方法の第２実施形態を説明するための工程
概略図である。

【図８】図７のスルーホールのパターンを図中の左方向
にシフトする場合の工程概略図である。

【図９】図７のスルーホールのパターンを図中の右方向
にシフトする場合の工程概略図である。

【図１０】図７のＡ−Ａ’部の断面図である。

【図１１】図８のＢ−Ｂ’部の断面図である。

【図１２】図９のＣ−Ｃ’部の断面図である。

【図１３】本発明にかかる半導体集積回路装置及び半導
体集積回路製造方法の第３実施形態を説明するための工
程概略図である。

【図１４】図１３の第２アルミパターンを図中の左方向
にシフトする場合の工程概略図である。

【図１５】図１３の第２アルミパターンを図中の右方向
にシフトする場合の工程概略図である。

【図１６】本発明にかかる半導体集積回路装置及び半導
体集積回路製造方法の第４実施形態を説明するための工
程概略図である。

【図１７】図１６のスルーホールパターン及び第２アル
ミパターンの両パターンを図中の左方向にシフトする場
合の工程概略図である。

【図１８】図１６のスルーホールパターン及び第２アル
ミパターンの両パターンを図中の右方向にシフトする場
合の工程概略図である。

【図１９】本発明にかかる半導体集積回路装置及び半導
体集積回路製造方法の第５実施形態を説明するための工
程概略図である。

【図２０】図１９の第２アルミパターンを図中の左方向
に配線の１ピッチ分シフトする場合の工程概略図であ
る。

【図２１】図１９の第２アルミパターンを図中の右方向
に配線の１ピッチ分シフトする場合の工程概略図であ
る。

【図２２】本発明にかかる半導体集積回路装置及び半導
体集積回路製造方法の第６実施形態を説明するための工
程概略図である。

【図２３】図２２の第２アルミパターン以降のパターン
を２次元でシフトする場合の工程概略図である。

【図２４】従来技術の製造方法の工程概略図である。

【図２５】従来技術の製造方法の工程概略図である。

【図２６】従来技術の製造方法の工程概略図である。

【符号の説明】

１…コンタクト ２…第１アルミパターン ３…多結晶シリコン層 ４…スルーホールパターン ５…第２アルミパターン ６…第２スルーホールパターン ７…第３アルミパターン Ｌ１…第１抵抗長 Ｌ２…第２抵抗長 Ｌ３…第３抵抗長 Ｐ１…コンタクト Ｐ２…第１アルミ配線 Ｐ３…多結晶シリコン（抵抗素子） Ｐ６…第１アルミマスク Ｐ７…第２アルミマスク Ｐ８…第３アルミマスク

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 21/82 G06F 17/50 H01L 21/822 H01L 27/04

Claims (9)

(57)【特許請求の範囲】
1. 【請求項１】 抵抗素子を備え、製造時の配線の接続変
   更を少ない工程数で容易に実現する半導体集積回路装置
   であって、 抵抗素子を持つ半導体集積回路装置において、 前記抵抗素子上の第１の配線と当該抵抗素子との接続を
   行う第１の接続用コンタクトホールを備え、 前記第１の接続用コンタクトホールの一方が電流の流れ
   る方向に複数個並設され、 前記複数個並んだ第１の接続用コンタクトホール上の前
   記第１の配線が当該第１の接続用コンタクトホールごと
   に分離されて配置され、 前記第１の接続用コンタクトホールの他方及び前記抵抗
   素子以外の素子の当該第１の接続用コンタクトホール上
   の前記第１の配線が、当該第１の接続用コンタクトホー
   ルの配列と同程度の長さまたは当該第１の配線の最小ピ
   ッチのｎ倍（ｎ＝１，２，３，…）の長さで前記電流の
   流れる方向に延長して配置されていることを特徴とする
   半導体集積回路装置。
2. 【請求項２】 前記電流の流れる方向に複数個並んだ前
   記第１の接続用コンタクトホール上の当該第１の接続用
   コンタクトホールごとに分離されて配置された前記第１
   の配線のうちの１つが、当該第１の配線を介して半導体
   基板上の他の素子または外部と接続され、 前記第１の接続用コンタクトホールの他方上の前記第１
   の配線が当該第１の配線を介して前記半導体基板上の他
   の素子または外部と接続されていることを特徴とする請
   求項１に記載の半導体集積回路装置。
3. 【請求項３】 前記電流の流れる方向に複数個並んだ前
   記第１の接続用コンタクトホール上の当該第１の接続用
   コンタクトホールごとに分離されて配置された前記第１
   の配線に対し、当該第１の配線の当該第１の接続用コン
   タクトホールとは接続されないダミーパターンが前記電
   流の流れる方向に対し一方または両方に当該第１の接続
   用コンタクトホールと同じピッチまたは当該第１の配線
   の最小ピッチのｎ倍（ｎ＝１，２，３，…）のピッチで
   かつ同等以上の幅で形成されていることを特徴とする請
   求項１または２に記載の半導体集積回路装置。
4. 【請求項４】 前記電流の流れる方向に複数個並んだ前
   記第１の接続用コンタクトホール上の前記第１の接続用
   コンタクトホールごとに分離されて配置された前記第１
   の配線のうちの１つの前記第１の配線上、及び当該第１
   の接続用コンタクトホールの他方上の当該第１の接続用
   コンタクトホールの配列と同程度の長さで前記電流の流
   れる方向に延長して配置されている当該第１の配線上に
   第２の接続用コンタクトホールが形成され、 いずれの前記第２の接続用コンタクトホール上にも前記
   第１の接続用コンタクトホール上の前記第１の接続用コ
   ンタクトホールの配列と同程度の長さを有し前記電流の
   流れる方向に延長して配置されている前記第１の配線と
   同程度の長さを有する第２の配線が形成されていること
   を特徴とする請求項１に記載の半導体集積回路装置。
5. 【請求項５】 前記電流の流れる方向に複数個並んだ前
   記第１の接続用コンタクトホール上の当該第１の接続用
   コンタクトホールごとに分離されて配置された前記第１
   の配線とそれぞれ独立して接続された特定のピッチ及び
   幅を有する第３の配線と、 前記第１の接続用コンタクトホールの他方の上の前記第
   １の配線と同等の幅を有し当該第１の配線に接続された
   第４の配線とを有し、 前記第４の配線が、前記第３の配線の配列と同程度の長
   さでかつ当該配列の方向に延長して配置されていること
   を特徴とする請求項１に記載の半導体集積回路装置。
6. 【請求項６】 製造時の配線の接続変更を少ない工程数
   で容易に実現する半導体集積回路装置であって、 一定のピッチ及び幅で並ぶ複数の下層配線上に、それぞ
   れ上層配線との接続用コンタクトホールが形成され、 前記上層配線が、前記一定のピッチ及び幅で前記接続用
   コンタクトホール上に分離されて配置されるとともに、
   当該一定のピッチ及び幅で当該接続用コンタクトホール
   のない領域まで連続して形成され、 単独の前記下層配線上に前記上層配線との前記接続用コ
   ンタクトホールが設けられ、 前記単独の下層配線上の前記上層配線が前記接続用コン
   タクトホール上で前記ピッチ方向に前記ピッチの倍数の
   長さで延長されていることを特徴とする半導体集積回路
   装置。
7. 【請求項７】 製造時の配線の接続変更を少ない工程数
   で容易に実現する半導体集積回路製造方法であって、 上層パターンに対するフォトリソグラフィー工程と、 前記上層パターンのフォトリソグラフィー工程で使用す
   るマスクを目合わせ露光時に下層のパターンに対し所定
   の方向および所定の距離シフトして下層パターンとの接
   続を切り替える工程とを有することを特徴とする半導体
   集積回路製造方法。
8. 【請求項８】 第ｎ（ｎ＝１，２，３，…）の接続用コ
   ンタクトホールまたは第ｎ（ｎ＝１，２，３，…）の配
   線として前記上層パターンを形成する工程と、 前記下層パターンを、第ｎ−１の配線または第ｎ−１の
   接続用コンタクトホールとして前記下層パターンを形成
   する工程とを有することを特徴とする請求項７に記載の
   半導体集積回路製造方法。
9. 【請求項９】 第ｎの接続用コンタクトホールと第ｎの
   配線として前記上層パターンを形成する工程と、 第ｎ−１の配線または第ｎ−１の接続用コンタクトホー
   ルとして前記下層パターンを形成する工程とを有するこ
   とを特徴とする請求項７に記載の半導体集積回路製造方
   法。