JPH0258269A - ゲートアレイの電源配線の形成方法 - Google Patents
ゲートアレイの電源配線の形成方法Info
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- JPH0258269A JPH0258269A JP20975488A JP20975488A JPH0258269A JP H0258269 A JPH0258269 A JP H0258269A JP 20975488 A JP20975488 A JP 20975488A JP 20975488 A JP20975488 A JP 20975488A JP H0258269 A JPH0258269 A JP H0258269A
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- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000013459 approach Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
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- Engineering & Computer Science (AREA)
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- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
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- Microelectronics & Electronic Packaging (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［ＪＩ要］
ゲートアレイの７を源配線の形成方法に関し。
効率的なチップ面精の使用が可能なゲートアレイの’ｉ
（ｊ源配線の形成方法の提供を目的とし。
（ｊ源配線の形成方法の提供を目的とし。
マクロセルの配置に対応して並設される複数の電源パタ
ーンと、該電源パターンの間のチャネル領域に設けられ
該マクロセル１１１１を接続する配線とを有するゲート
アレイのマスタスライス方式において、使用する前記マ
クロセルの位置や数が異なるとｊ、これに対応して前記
電源パターンの幅を異ならせることを特徴とする。
ーンと、該電源パターンの間のチャネル領域に設けられ
該マクロセル１１１１を接続する配線とを有するゲート
アレイのマスタスライス方式において、使用する前記マ
クロセルの位置や数が異なるとｊ、これに対応して前記
電源パターンの幅を異ならせることを特徴とする。
［産業上の利用分！？Ｊ
未完１！１は、ゲートアレイの電源配線の形成方法に関
する。
する。
近年のゲートアレイ、特にＥ ＣＬ （Ｅｍｉｔｔｅｒ
Ｇ。
Ｇ。
ｕｐｌｅｄ Ｌｏｇｉｃ）ゲートアレイの大規模化に伴
い、電源線に流れる電流間も増加しているので、益々幅
の広い電源配線が要求されている。
い、電源線に流れる電流間も増加しているので、益々幅
の広い電源配線が要求されている。
一方、回路の大規模化に伴い、マクロセルの高密度化も
要求されている。
要求されている。
［従来の技術］
ゲートアレイのマスタスライス方式においては、予めプ
ログラムに従ってマクロセルが配置されている０次に全
体の回路を構成するために、固定パターンからなる電源
線の配こと、信号線の配線を行なっている。
ログラムに従ってマクロセルが配置されている０次に全
体の回路を構成するために、固定パターンからなる電源
線の配こと、信号線の配線を行なっている。
ところで、回路を構成する場合、すべてのマクロセルが
使用されることはなく、またどのマクロセルが使用され
るか、使用されないかについても回路毎に異なる。
使用されることはなく、またどのマクロセルが使用され
るか、使用されないかについても回路毎に異なる。
しかし、従来方法によれば、マクロセルの使用・未使用
は余り考慮されることがなく１回路が変わっても電源配
線の幅は変えられることのないのが一般であった。
は余り考慮されることがなく１回路が変わっても電源配
線の幅は変えられることのないのが一般であった。
［発明が解決しようとする課題］
Ｆ述のように、従来の電源配線は固定パターンであるか
らゲートアレイの配線可能領域（チャネル領域）はあら
かじめ定められている。すなわち、自動配線プログラム
は、この電源配線で領域占められている領域を除く領域
（チャネル領域）の中で必要な配線を１００％完成させ
る必要がある。
らゲートアレイの配線可能領域（チャネル領域）はあら
かじめ定められている。すなわち、自動配線プログラム
は、この電源配線で領域占められている領域を除く領域
（チャネル領域）の中で必要な配線を１００％完成させ
る必要がある。
しかし、最近ではユーザーから要求される回路は高機能
化し、それに従い配線も複雑化しているため、定められ
たチャネル領域内では必安な配線を完成することが困難
な場合がある。
化し、それに従い配線も複雑化しているため、定められ
たチャネル領域内では必安な配線を完成することが困難
な場合がある。
このような場合には、ユーザーの要望に応えられないか
、あるいは改めてゲートアレイのバルクパターンの配ｌ
を変更するなどバルクに対する措置を必要とするため、
時間や費用および労力の負担が大きいという問題がある
。
、あるいは改めてゲートアレイのバルクパターンの配ｌ
を変更するなどバルクに対する措置を必要とするため、
時間や費用および労力の負担が大きいという問題がある
。
本発明はかかる従来の問題点に鑑みて創作されたもので
あり、信号線の配線用のチャネル領域を確保して効率的
なチップ面積の使用をＯｆ能とするゲートアレイの電源
配線の形成方法の提供を目的とする。
あり、信号線の配線用のチャネル領域を確保して効率的
なチップ面積の使用をＯｆ能とするゲートアレイの電源
配線の形成方法の提供を目的とする。
［課題を解決するための手段〕
Ｌ記の課題は、マクロセルの配置に対応して並設される
複数の′電源パターンと、該電源パターンの間のチャネ
ル領域に設けられ該マクロセル間を接続する配線とを有
するゲートアレイのマスタスライス方式において、 使用する前記マクロセルの位置や数が異なるとき、これ
に対応して前記電源パターンの幅を異ならせることを特
徴とするゲートアレイの電源配線の形成方法によって解
決される。
複数の′電源パターンと、該電源パターンの間のチャネ
ル領域に設けられ該マクロセル間を接続する配線とを有
するゲートアレイのマスタスライス方式において、 使用する前記マクロセルの位置や数が異なるとき、これ
に対応して前記電源パターンの幅を異ならせることを特
徴とするゲートアレイの電源配線の形成方法によって解
決される。
［作用］
未発明の電源配線の形成方法によれば、使用するマクロ
セルの位置や数が異なるとき、これに対応して’ｉｌｉ
［パターンの幅を異ならせている。
セルの位置や数が異なるとき、これに対応して’ｉｌｉ
［パターンの幅を異ならせている。
すなわち、使用されるマクロセルが多い場合には、供給
すべき、又は吸収すべき電流が多いので、これに接続さ
れる；ｔｔ電源配線幅は、太く形成されている。一方、
使用されるマクロセルが少ない場合には、供給すべき、
又は吸収すべき電流は少ないので、これに接続される電
源配線の幅は。
すべき、又は吸収すべき電流が多いので、これに接続さ
れる；ｔｔ電源配線幅は、太く形成されている。一方、
使用されるマクロセルが少ない場合には、供給すべき、
又は吸収すべき電流は少ないので、これに接続される電
源配線の幅は。
部分的に削除されて細く形成されている。
従って、この電Ｉ２線の輻は同一のバルクであっても回
路が異なれば当然に異なるし、また、同じ回路内にあっ
ても、個々の電源線毎に、異なる。
路が異なれば当然に異なるし、また、同じ回路内にあっ
ても、個々の電源線毎に、異なる。
更に、同一の電源配線においても、その輻はチップの中
心に向かうほど狭くなり、電源バンドに向かうほど広く
形成されている。
心に向かうほど狭くなり、電源バンドに向かうほど広く
形成されている。
このように、流れる電流賃に対応して不必要な電源線の
幅を合理的に削除しているので、その分、配線ＣＩＴ能
領域（チャネル領域）を増やすことができ、信号配線の
自由度が増す。
幅を合理的に削除しているので、その分、配線ＣＩＴ能
領域（チャネル領域）を増やすことができ、信号配線の
自由度が増す。
これは、多層配線構造においても同様に適用１能である
。
。
Ａ−オ、ココテアｔｉｉ線トハ、Ｖｃｃ 、 Ｖｏｏ
、 Ｖｓｓ 。
、 Ｖｓｓ 。
ＶＩＥ等の電＃ｉ線を、ａ味する。
［実施例］
第１図は本発明の実施例に係るゲートアレイの電源配線
の形成方法を説明するフローチャートである。また、第
２図は′￥Ｌ源配線の幅を決定する様ｆを説明する図で
ある。
の形成方法を説明するフローチャートである。また、第
２図は′￥Ｌ源配線の幅を決定する様ｆを説明する図で
ある。
■・・・まず、配ｌプログラムに従ってマクロセルの配
置がなされ、また１！源線の配置が行なわれる。
置がなされ、また１！源線の配置が行なわれる。
このときマクロセルには高消″Ｉ！電力型のマクロセル
もあれば、低消ｆ！電力型のマクロセルもあり、あるい
は使用マクロセルもあれば未使用マクロセルもある。す
なわち、要求される回路機能に従って、相混じり合って
配置される。
もあれば、低消ｆ！電力型のマクロセルもあり、あるい
は使用マクロセルもあれば未使用マクロセルもある。す
なわち、要求される回路機能に従って、相混じり合って
配置される。
第２図は、このようにして配線接続された：ｆＳ２層目
と第３層目の電源配線の状態を示す図で２この時点での
電源配線の幅についての考慮は従来と同様である。なお
、マクロセルは図示していない、同図において、１〜４
は第２層目の電源配線（破線で示す、）であり、不図示
の各マクロセルの第１層目の電源配線とは不図示のピア
ホールを介して接続されている。また、５〜７は：ｊＳ
３層目の電源配線（実線で示す、）であり、ピアホール
８を介して第２層［１の′セ源配線１〜４と接続されて
いる。また、９は第２層目のチャネル領域、１０は第３
層目のチャネル領域である。
と第３層目の電源配線の状態を示す図で２この時点での
電源配線の幅についての考慮は従来と同様である。なお
、マクロセルは図示していない、同図において、１〜４
は第２層目の電源配線（破線で示す、）であり、不図示
の各マクロセルの第１層目の電源配線とは不図示のピア
ホールを介して接続されている。また、５〜７は：ｊＳ
３層目の電源配線（実線で示す、）であり、ピアホール
８を介して第２層［１の′セ源配線１〜４と接続されて
いる。また、９は第２層目のチャネル領域、１０は第３
層目のチャネル領域である。
（り・・・次に電流計算プログラムにより、各電源配線
に流入又は流出する最大の電流値を算出する。
に流入又は流出する最大の電流値を算出する。
４＞・・・次いで、′１！源配線幅決定プログラムに従
って、僧）において求めた電源配線の各部分に流れる耐
大電流値から、必要とされる電源配線の各部分の幅を算
出する。電源配線の輻は、チップの中心に向かうほど狭
くなり、電源パッドに向かうほど広くなる。
って、僧）において求めた電源配線の各部分に流れる耐
大電流値から、必要とされる電源配線の各部分の幅を算
出する。電源配線の輻は、チップの中心に向かうほど狭
くなり、電源パッドに向かうほど広くなる。
第３図はこのようにして求めた電源配線幅に従って、第
２図の第３層目の電源配線の幅を変更した図である。但
し、説明の便宜上、第２層目の電源配線１〜４について
は変更していない０図のように、変更後の第３層目の電
源配線８〜１０の幅はチップ中心に近い方で細く、逆に
電源パッドの方に近くなると太く形成されている。これ
は、電源パッドに向うほど第２層目の電源配線から流入
又は流出する′ｉｔ４が大きくなるからである。なお、
マクロセルは必ずしもすべて使用されるわけではない、
このため、第３図に示すように、第３層月の電源配線１
１〜１３の幅は、第２層目の電源配線１〜４と接続する
節目毎に変わるとは限らず、ある区間で同一の幅を示す
場合もある。
２図の第３層目の電源配線の幅を変更した図である。但
し、説明の便宜上、第２層目の電源配線１〜４について
は変更していない０図のように、変更後の第３層目の電
源配線８〜１０の幅はチップ中心に近い方で細く、逆に
電源パッドの方に近くなると太く形成されている。これ
は、電源パッドに向うほど第２層目の電源配線から流入
又は流出する′ｉｔ４が大きくなるからである。なお、
マクロセルは必ずしもすべて使用されるわけではない、
このため、第３図に示すように、第３層月の電源配線１
１〜１３の幅は、第２層目の電源配線１〜４と接続する
節目毎に変わるとは限らず、ある区間で同一の幅を示す
場合もある。
（４）・・・次に、チャネル領域決定プログラムから、
信号線等を配線するのに必要なチャネル領域を決定する
。このとき、■において、第３層目の電源配線１１−１
３の幅を狭くした部分についてはそれだけチャネル領域
が増えたものとみなすことができる。１５は拡張された
第３層目のチャネル領域をポしている。
信号線等を配線するのに必要なチャネル領域を決定する
。このとき、■において、第３層目の電源配線１１−１
３の幅を狭くした部分についてはそれだけチャネル領域
が増えたものとみなすことができる。１５は拡張された
第３層目のチャネル領域をポしている。
り５）・・・配線プログラムに従って、チャネル領域を
利用してマクロセル間をｕｉ続する配線を行なう。
利用してマクロセル間をｕｉ続する配線を行なう。
このとき、（Φにおいて、無駄な電源配線の幅は削除し
ているので、実質的にチャネル領域が増えたことになり
、これにより信号線の配線の自由度が増える。
ているので、実質的にチャネル領域が増えたことになり
、これにより信号線の配線の自由度が増える。
また第４図と第５図は、同一のバルクで回路機能がそれ
ぞれ異なる場合に本発明を適用した第２層目の電源配線
の実施例図である。
ぞれ異なる場合に本発明を適用した第２層目の電源配線
の実施例図である。
第４図の場合には、左側の電源配線１６に接続するセル
はすべて使用セルであり、右側の電源配線１７に接続す
るセルはチップ中心付近で２つの未使用セルがある。従
って電源配線１６．１７の幅はこれに応じて細くなり、
第２層目のチャネル領域はチップ中心付近で広くなる。
はすべて使用セルであり、右側の電源配線１７に接続す
るセルはチップ中心付近で２つの未使用セルがある。従
って電源配線１６．１７の幅はこれに応じて細くなり、
第２層目のチャネル領域はチップ中心付近で広くなる。
なお、２０は第２層１］のチャネル領域である。
第５図の場合には、左側の電源配線２１に接続するセル
は使用セルが１つで残りが未使用セルであり、また、右
側の電源配線２２に接続するセルは使用セルが３つで未
使用セルが３つで、各セルは図のような位置にあるから
、これに応じて電源配線の輻はチップの中心に向かうに
従って変えられている。２５はこのときに実質的に拡張
されたの第２層目のチャネル領域である。
は使用セルが１つで残りが未使用セルであり、また、右
側の電源配線２２に接続するセルは使用セルが３つで未
使用セルが３つで、各セルは図のような位置にあるから
、これに応じて電源配線の輻はチップの中心に向かうに
従って変えられている。２５はこのときに実質的に拡張
されたの第２層目のチャネル領域である。
なお、２３は第２層［１の’ｉ１２源配線２１〜２２と
各マクロセルの電源端子とを接続するピアホール、２４
は第１層目のチャネル領域である。
各マクロセルの電源端子とを接続するピアホール、２４
は第１層目のチャネル領域である。
このように本発明の実に例によれば、不必要な電源線の
幅を合理的に削除しているので、その分、配線回部領域
（チャネル領域）を増やすことができるので、高機能の
回路であって複雑な信号配線を要求される場合にも、こ
れに適切に対応することが可能となる。
幅を合理的に削除しているので、その分、配線回部領域
（チャネル領域）を増やすことができるので、高機能の
回路であって複雑な信号配線を要求される場合にも、こ
れに適切に対応することが可能となる。
［発明の効果］
以」−説明したように、本発明によれば使用するマクロ
セルの位置や数が異なるとき、これに対応して′ｉｌｆ
源パターンの幅を異ならせて、不必要な電源線の幅を合
理的に削除しているので、その分、実質的に配線０■能
領域（チャネル領域）を増やすことができる。
セルの位置や数が異なるとき、これに対応して′ｉｌｆ
源パターンの幅を異ならせて、不必要な電源線の幅を合
理的に削除しているので、その分、実質的に配線０■能
領域（チャネル領域）を増やすことができる。
従って、複雑な信号配線接続や多数の信号配線が要求さ
れる場合にもこれに適切に対応することが可能となり、
より高機能回路のゲートアレイを作成することができる
。
れる場合にもこれに適切に対応することが可能となり、
より高機能回路のゲートアレイを作成することができる
。
第１図は、本発明の実施例に係る電源配線の形成を説明
するフローチャート 第２図は、電源配線幅変更前の実施例説明図（符号の説
明） １〜４，１６．１７，２１．２２・・・第２層［１の″
Ｉｔ１．源配線、 ５〜７・・・第３層［１の電源配線、 １１−１３・・・第３層に１の電源配線、８．１４，１
８．２３・・・ピアホール、９．２０．２５・・・第２
層目のチャネル領域１０．１５・・・第３層目のチャネ
ル領域、１９．２４・・・第１層目のチャネル領域。
するフローチャート 第２図は、電源配線幅変更前の実施例説明図（符号の説
明） １〜４，１６．１７，２１．２２・・・第２層［１の″
Ｉｔ１．源配線、 ５〜７・・・第３層［１の電源配線、 １１−１３・・・第３層に１の電源配線、８．１４，１
８．２３・・・ピアホール、９．２０．２５・・・第２
層目のチャネル領域１０．１５・・・第３層目のチャネ
ル領域、１９．２４・・・第１層目のチャネル領域。
Claims (1)
- 【特許請求の範囲】 マクロセルの配置に対応して並設される複数の電源パタ
ーンと、該電源パターンの間のチャネル領域に設けられ
該マクロセル間を接続する配線とを有するゲートアレイ
のマスタスライス方式において、 使用する前記マクロセルの位置や数が異なるとき、これ
に対応して前記電源パターンの幅を異ならせることを特
徴とするゲートアレイの電源配線の形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20975488A JPH0258269A (ja) | 1988-08-23 | 1988-08-23 | ゲートアレイの電源配線の形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20975488A JPH0258269A (ja) | 1988-08-23 | 1988-08-23 | ゲートアレイの電源配線の形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0258269A true JPH0258269A (ja) | 1990-02-27 |
Family
ID=16578079
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20975488A Pending JPH0258269A (ja) | 1988-08-23 | 1988-08-23 | ゲートアレイの電源配線の形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0258269A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7084338B2 (en) | 2002-10-07 | 2006-08-01 | Yamaha Corporation | Lug fixing structure for drum |
| JP2009216892A (ja) * | 2008-03-10 | 2009-09-24 | Fuji Xerox Co Ltd | 定着装置および画像形成装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61193467A (ja) * | 1985-02-22 | 1986-08-27 | Hitachi Ltd | 半導体集積回路装置 |
| JPH01283846A (ja) * | 1988-05-10 | 1989-11-15 | Nec Corp | 半導体集積回路 |
-
1988
- 1988-08-23 JP JP20975488A patent/JPH0258269A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61193467A (ja) * | 1985-02-22 | 1986-08-27 | Hitachi Ltd | 半導体集積回路装置 |
| JPH01283846A (ja) * | 1988-05-10 | 1989-11-15 | Nec Corp | 半導体集積回路 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7084338B2 (en) | 2002-10-07 | 2006-08-01 | Yamaha Corporation | Lug fixing structure for drum |
| JP2009216892A (ja) * | 2008-03-10 | 2009-09-24 | Fuji Xerox Co Ltd | 定着装置および画像形成装置 |
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