JPS6091722A

JPS6091722A - 半導体集積回路装置

Info

Publication number: JPS6091722A
Application number: JP58199020A
Authority: JP
Inventors: Sadao Ogura; 小倉　節生; Shizuo Kondo; 近藤　静雄; Eiji Minamimura; 南村　英二; Makoto Furuhata; 降籏　誠
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1983-10-26
Filing date: 1983-10-26
Publication date: 1985-05-23
Also published as: KR850003069A; US4659947A

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔技術分野〕この発明は、半導体集積回路技術さらにはバイポーラ型
半導体集積回路装置に適用して特に有効な技術に関する
もので、たとえば、ＡＮＤ（論理積）ゲートアレイとＯ
Ｒ（論理和）ゲートアレイとからなるＰＬＡ（プログラ
マブル・ロジック・アレイ）に利用して有効な技術に関
するものである。

〔背景技術〕

本発明者は、半導体集積回路技術によって形成される論
理回路、例えば、ＰＬＡの回路技術について以下に述べ
るような問題点があることを明らかにした。

先ず、論理回路としてのＰＬＡの概略について簡単に説
明すると、ＰＬＡはＡＮＤゲートアレイとＯＲゲートア
レイとから構成される。そして、先ス、ＡＮＤゲートア
レイにおいて、外部から入力される複数の論理入力につ
い′″ＣＡＮＤＣＡＮを行なう。次に、ＯＲゲートアレ
イに訃いて、上記ＡＮＤゲー　ドアレイから出力される
復数の論理出力についてＯＲ操作を行なう。これにより
、０■（ゲートアレイから所定の論理条件を満たず論理
出力か得られる。このとぎ、その論理条件は、ＡＮＤゲ
ートアレイおよびＯＲゲートアレイの各内部回路の結線
状態にょっ℃予め任意に設定することができる。すなわ
ち、プログラムすることができる。

ＡＮＤゲートアレイは、一般には、規則的に配列された
多数の論理素子と、各論理素子の電極間に張り巡らされ
た配線網とによって形成される。

ところで、上述したごときＰＬＡでは、特にそのＡＮＤ
ゲートアレイにて非常に多数の論理素子を使用する。そ
の数は、回路規模が大きくなるに従って飛躍的に増大す
る。このため、＋Ｍｉ２ＰＩ、Ａをバイポーラ型の半導
体集積回路装置において形成しようとすると、上記論理
素子として非常に多くのバイポーラ素子を形成しなけれ
ばならない。

この場合、−１−記論理素子として多電極構造をもつｌ
　ＩＬ（・インテグレーテッド・インジェクション・ロ
ジック、集積注入論理素子）ｋ使えば素子数を減らずこ
とができる。しかし、ＩＩＬは、その素子構造が通常の
バイポーラトランジスタと逆になっているため、逆方向
の電流増幅率すなわち逆方向電流増幅率βｌで動作させ
なけＪｌばならない。この逆方向電流増幅率＠率βｌは
通常のバイポーラトランジスタにおける順方向型５流増
幅率βに比べると著しく低く、このため駆動効果いわゆ
るドライバビリティが非常に悪くなる。そしてこれによ
り、１個あたりのＩＩＬＶＣ形成できる電極数が制限さ
才してしまう。従って、大規模な論理回路を組むとぎは
、やはり非常に多くの素子が必要となる。またＰＬ’！
ｒ動作させるためには、インジェクション電流とよばれ
る定電流を常に流さねばならず、電流消９量が大きいと
いう問題点がある。そして、多数の素子を使用すること
により、電流消費がさらに大きくなり、またレイアウト
構造が複雑化し、かつ大面積を必要とするようになると
いう問題を生じる。以上のような問題点が本願出願人に
よって明らかとされた。

この発明は以上のような問題に着目し７℃なされたもの
である。

〔発明の目的〕

この発明の目的は、バイポーラ型半導体集積回路装置に
おいて電流消費の少／ｆい論理回路を形成することがで
きるようにした半導体集積回路技術を提供するものであ
る。

また、大規模な論理回路を構成するのに適したとかでき
る半導体集積回路技術を提供することにある。

この発明の前記ならびにそのほかの目的と新規な特徴に
ついては、本明細書の記述および添附図面から明かにな
るであろう。

〔発明の概要〕

本願において開示さ１１．る発明のうち代表的なものの
概要を簡単に説明すれば、下記のとおりである。

すなわち、バイポーラ型半導体集積回路装置に形成され
る論理回路の一部あるいは全体をなす論理素子として、
順方向の素子構造をなすとともに、同一のコレクタ領域
から多数のコレクタ電極が取出すｆｌだ多電極構造を有
し、かつ各コレクタ電極にそれぞれ直列に介在するダイ
オードが形成されたバイポーラトランジスタを使用する
ことにより、論理回路を組むのに必要な素子数を少なく
し、かつレイアウト構造の規則性を高め、これにより電
流消費を少なくするとともに、比較的小さなレイアウト
面坊に大規模な論理回路を組むことを可能にするという
目的を達成するものである。

〔実施例〕

以下、この発明の代表的な実施例を図面を参照しながら
説明する。

なお、図面において同一あるいは相当する部分は同一符
号で示す。

第１図は、この発明に係る半導体集積回路装置の内部回
路として形成さｉする論理回路の概略を示す。

同図に示す論理回路はＰＬＡとして構成される。

このＰＬＡは、ＡＮＤゲートアレイ１００、ＯＲゲート
アレイ２００からなり、必要に応じ帰還回路３００が付
加されることもある。

その動作の概略は、先ず、ＡＮＤゲートアレイ１００に
おいて、外部から入力される複数の論理人力Ｘ１〜Ｘｍ
ＩｃついてＡＮＤ操作だけ１行なう。次に、ＯＲゲート
アレイ２００において、上記ＡＮＤゲートアレイ１００
から出力される複数の論理出力Ｙ１〜ＹｎについてＯＲ
操作を行なう。これにより、ＯＲゲートアレイ２００か
ら所定の論理条件を満たす論理出力Ｐ１〜Ｐｊが得られ
る。このとき、その論理条件は、ＡＮＤゲートアレイ１
００およびＯＲゲートアレイ２００の各内部回路の結線
状態によって予め任意に設定することができる。

すなわち、プログラムすることができる。

なお、必要に応じ上記帰還回路３００を設け、上記論理
出力Ｐ１〜Ｐｊの一部をＡＮＤゲートアレイ１００の論
理入力側に帰還させることもできる。これにより、例え
ば特定の論理状態に基づいて論理条件を遷移させるなど
の保持動作を行なわせることができる。

第２図は上記ＰＬＡの内部回路の一部を示す。

同図に示す内部回路は、ＡＮＤゲートアレイ１００とＯ
Ｒゲートアレイ２００により構成されている。

なお、ＡＮＤゲートアレイ１０００入力側とＯＲゲート
アレイ２００の出力側との間には上述した帰還回路３０
０を設けてもよいが、ここでは図示を省略する。

ＡＮＤゲートアレイ１００は、論理素子として多数のｎ
ｐｎ型バイポーラトランジスタＱ１゜Ｑ２．Ｑ３．Ｑ４
．Ｑ５・・・を用い℃構成されている。

上記ｎｐｎ型バイポーラトランジスタＱ　’　ｔＱ２・
・・は、第３図にその一つ（Ｑｌ）を取出し℃示すよう
に、順方向の素子構造をなすとともに、同一コレクタ領
域Ｃにおいて、金属配線Ｙｌ、Ｙ３とダイオードＤｒ介
して接続する。上記ダイオードＤｓはショットキーバリ
ヤダイオードである。

このショットキーバリヤダイオードは電流の逆流を防止
し、ＰＬＡ内で行なわれるロジック処理が相互にインタ
ーフェアランスを訃こすことを防止する役目をする。

ここで、第３図に示すバイポーラトランジスタＱ１の構
造をその工程順に説明する。

先ず、半導体基体としては、ｐ−型シリコン半導体基板
１０にｎ−型シリコンエピタキシャル層１２を形成した
ものが使用される。ｐ−型シリコン半導体基板１０には
ｎ型導電不純物が低濃度にドープされ、またｎ−型シリ
コンエピタキシャル層１２にはｎ型導電不純物が低濃度
にドープされている。エピタキシャル層１２の底部には
ｎ型導電不純物が高濃度に拡散されたｎ＋＋埋込層１４
が形成されている。

次に、上記エピタキシャル層１２から半導体基板１０中
に達するｐ＋型仕分離層１６形成される。

この分離層１６はｎ型導電不純物を高濃度に選択拡散す
ることにより形成される。この分離層１６によって電気
的に独立した素子形成領域ａ１が形成される。

上記素子形成領域ａ１には、ｎ型導電不純物を中濃度に
選択拡散してなるｐ型頭域２０（ベース領域）が形成さ
れ、さらにこのｐ型頭域２０内にはｎ型導電不純物を高
濃度に選択拡散してなるｎ＋型領領域２２エミッタ）が
形成される。

この後、表面の酸化絶縁膜１８の一部を選択的に除去す
る。そしてアルミニウムなどの配線材料をスパッタリン
グ法等によりデポジットした後、選択エッチし熱処理を
ほどこしくシンターとよぶ）配線Ｙ”＊　Ｙ２ｓ　ｙ：
３．Ｙ４ｓ　Ｙ５ｓ　Ｙ６ｓ　Ｙ７ｓｙ８・・・を形成
する。この時、前述の熱処理により配線Ｙとエピタキシ
ャル層１２すなわちコレクタ領域Ｃとの接触部にショッ
トキーバリヤダイオードが形成される。

以上のようＫして、多電極構造のｎｐｎ型バイポーラト
ランジスタＱ１が形成される。

他のバイポーラトランジスタＱ２．Ｑ３ｔ　Ｑ４・・・
も同様にして構成される。

ここで、上記ｐ型頭域２０からはベースＢｔ極が、上記
ｎ＋型領領域２からはエミッタＥ電極カーそれぞれ取出
される。また各コレクタ領域上に（ま、酸化絶縁膜１８
を隔℃て、上記配線ｙ１．ｙ２゜ｙ３・・・がそれぞれ
紙面と直又する方向に布薄Ａされている。そして、予め
任意に選択された配線ｙ１゜ｙ３が、スルーホールによ
るコンタクトポイントＣＰを介して、コレクタ領域に接
続されて℃・る。

上記配線ｙ１．ｙ２．ｙ３・・・は、第４図に示すよう
に、互いに向きを揃え１配列された多数の）（イボーラ
トランジスタＱｌ、Ｑ２．Ｑ３・・・の各コレクタ領域
上を通って布線される。そして、各自ヒ線ｙ１．ｙ２．
ｙ３・・・の先端は、後述するように、ＡＮＤゲートア
レイ１００の論理出力Ｙｌ、Ｙ２゜Ｙ３・・・として、
ＯＲゲートアレイ２００のＩＬＬに接続される。

ここで説明を第２図に戻すと、ＯＲゲートアレイ２００
は、バイポーラ素子である多電極構造のＩＩＬ’！’多
数用いて構成されて（・る。ＡＮＤゲートアレイ１００
からの論理出力Ｙｌ、Ｙ２．Ｙ３・・・は各ＩＬＬのベ
ースに入力される。そして、そのＩＩＬの多電極構造の
コレクタすなわちマルチコレクタ側にて任意の組合せに
よるワイヤードＯＲ回路が形成され、これによりＯＲ操
作が行なわれるよう′ｌＬなっている。

上記ＯＲゲート２００内の各ＩＬＬのベースはそれぞれ
定電流回路ＩＳによって’　Ｈ”の論理レベルにプルア
ップされくいる。また、そのＩＩＬのマルチコレクタ側
は、ワイヤーＦＯＲを形成するために、いわゆるオープ
ンコレクタとなって種属る。その代わり、ＯＲゲート２
００の各論理出力Ｐ１〜Ｐｊ側にそれぞれ４つずつのプ
ルアップ用定電流回路Ｉｓが接続される。

ここで、上記ＡＮＤゲートアレイ１００にお一＼℃、複
数の論理人力ＸＩ、Ｘ２．Ｘ３・・・はそれぞれ正論理
と負論理とに振分けられる。正論理と負論理とに振分け
られ論理人力Ｘｉ、ＸＩ、Ｘ２゜Ｘ２．Ｘ３・・・は、
上述した多電極構造の〕くイポーラトランジスタＱｌ、
Ｑ２ｔ　Ｑ３．ＱＩ４．Ｑ５・・・の各べ〜スＢにそれ
ぞれ入力される。

６　バイポーラトランジスタＱｌｊ　Ｑ２．Ｑ３゜Ｑ４
．Ｑ５・・・のエミッタＥはそれぞれ°゛Ｌ″の論理レ
ベル側すなわち接地電位に接続されている。

また、各バイポーラトランジスタＱ］、、Ｑ２゜Ｑ３．
Ｑ４．Ｑ５・・・のコレクタ領域上には配線１＋　Ｙ２
．　ｙ３，３Ｍｌが布線されている。各配線ｙ１．ｙ２
．ｙ３・・・は、上記ＩＩＬのベースに接続され℃いる
定電流回路ＩｓによってそれぞれＩＩ　ＨＩＩの論理レ
ベル１１１１にプルアップされて（・る。

そして、個々のトランジスタＱ１．Ｑ２．Ｑ３・・・に
おけるコレクタ領域（ｎ−型エピタキシャルｊ脅１２）
と各配線ｙｉ、Ｙ２ｒ　Ｙ３’“°との接続（ＣＰ）の
有無は、任意に設定される論理条件に従っ（選択される
。すなわち、それぞれのトランジスタのコレクタが配線
ｙｘ、Ｙ２・・・と接続されることによりワイヤードＡ
ＮＤ回路が構成されろ今ここで、第２図に注目してみる
と、配線ｙ１にはトランジスタＱ　１＋　Ｑ　’ｉのコ
レクタがそれぞれ接続されている。従って、この場合の
配線ｙ１の先端に現われる論理出力Ｙ１は、トランジス
タＱ１とＱ４か共にＯＦ　Ｆ　（非導通）のとぎにＨ１
ｌの論理状態となる。つまり、トランジスタＱｌ。

Ｑ４の各ベース人力ＸＩ、Ｘ２が共に”Ｌ”のとき、す
なわちＸｌ・Ｘ２−１の論理ダ２件が満足されるとぎに
、ＹｌがＮ　ＨＩＩの論理状態となり、それ以外のとぎ
はＩ　Ｌ　１″の論理状態にフよる。このようにして、
ＡＮＤゲートアレイ１００の論理出力Ｙ１にはＸｌ・Ｘ
２の論理出力がａｔわれ、これがＯＲゲートアレイ２０
０のＩＬＬのベースに人力される。

また、配置ｆｌＪｙ２にはトランジスタＱ２．Ｑ４のコ
レクタにそれぞれコンタクトポイントＯＰによって接続
されている。従って、この場合の配線ｙ２の先端に現わ
れる論理出力Ｙ２は、トランジスタＱ２とＱ４が共にＱ
ＦＦ　（非導通）のとぎに、”ＨＩＩの論理状態となる
。つまり、トランジスタＱ２．Ｑ４の各ベース人力Ｘｉ
、Ｘ２が共に６Ｌ”のとぎ、すなわちＸｌ・Ｘ２−１の
論理条件が満足されるとぎに、Ｙ２かＨ”の論理状態と
なり、それ以外のとぎはＬ″の論理状態になる。このよ
うにして、ＡＮＤゲートアレイ１００の論理出力Ｙ２に
はＸｌ・Ｘ２の論理出力が現われ、これがＯＲゲートア
レイ２００のＩＩＬのベースに入力される。

同様に、配線ｙ３にはトランジスタＱｌ、Ｑ５コレクタ
がそれぞれコンタクトポイントＣＰによって接続されて
いる。従って、この場合の配線ｙ３の先端に現われる論
理出力Ｙ３は、トランジスタＱ１とＱ５が共に０ＦＦ（
非導通）のとぎに６Ｈ”の論理状態となる。つまり、ト
ランジスタＱｌ、Ｑ５の各ベース入力ＸＩ、Ｘ３が共に
ｎ　Ｌ　＋＋のとき、すなわちＸｌ・Ｘ３−１の論理条
件が満足されるときに、Ｙ３が”Ｈ”の論理状態となり
、それ以外のときはＬ”の論理状態になる。このように
して、ＡＮＤゲートアレイ１００の論理出力Ｙ３Ｖｃは
Ｘｌ・ｘ３の論理出力が現われ、これがＯＲゲートアレ
イ２００のＩＩＬのベースに入力される。

以上のようにして、シロットキーバリャダイオードＤｓ
を直列に介して取出されるコレクタ領域と配線との間の
接続個所Ｚ予め選択・設定しておくことにより、各配線
ｙｌ、ｙ２．ｙ３・・・ごとに任意の論理条件、特にこ
の場合は論理積条件をプログラムすることができる。

上記ＡＮＤゲートアレイ１００の論理出力Ｙｌ。

Ｙ２．　Ｙ３・・・は、上述したように、ＯＲゲートア
レイ２００によりＯＲの論理操作が行なわれ、これによ
りＡＮＤとＯＲの両輪理操作が行なわれた論理出力Ｐ１
〜Ｐｊが出力される。

以上のようにして任意の論理回路を組むことかできるの
であるが、ここで注目すべきこととしては、先ず、ＡＮ
Ｄゲートアレイ１００に使用され℃いる多電極構造のバ
イポーラトランジスタＱ　１＋Ｑ２．Ｑ３・・・がそれ
ぞれ順方向の素子構造をもつことである。すなわち順方
向動作することである。

これにより、そのバイポーラトランジスタＱｌ。

Ｑ２．Ｑ３・・・はいずれも高い順方向電流増幅率βで
もって動作することができ、このため駆動効果いわゆる
ドライバビリティが非常に良好であり、このことが駆動
側の負担を大幅に軽減することができるとともに、１つ
のバイポーラトランジスタ乞マルチコレクタ構造とする
ことができる。従って、第２〜第４図に示すように、独
立の領域ａ１に形成される論理素子としては、少なくと
も論理人力ＸＩ、ＸＩ、Ｘ２．Ｘ２．Ｘ３・・・の数だ
けのものを形成すればよく、これにより素子数の大幅な
低減化が達成される。そして、このことが、全体の電流
消費を大幅に低減化させ、かつ比較的小さなレイアウト
面積でもって大規模な論理回路を組むことを可能にする
。例えば、第２図に示す回路においては、６配、％ｌｙ
Ｌ　ｙ２．ｙ３・・・ごとにそれぞれ１つだけのプルア
ップ用定電流回路Ｉｓを設けることにより、所定の論理
動作が行なわれるようになっている。しかも、その数少
ない定電流回路ＩｓはＡＮＤゲート１００側に別個に設
けられたものではなく、ＯＲゲート２００側のＩＬＬの
ベース入力タプルアップするために設けられたもので間
に合わせることができるのである。つまり、電流利用効
率が非常に高く、これにより大幅な低電流消費化が達成
される。

さらに注目すべきことは、特に第４図に示すように、上
記ＡＮＤゲートアレイ１００は、そこに使用されて℃・
る多数のバイポーラトランジスタＱｌ、Ｑ２．Ｑ３・・
・かいずれも同じような構造のものであって、これら多
数の同一構造のバイポーラトランジスタが互いに同方向
を向いた状態で規則的に配列され、さらにその規則的に
配列されたバイポーラトランジスタの上を配ａｌｙ　１
．ｙＬｙ３・・・が規則的に布線され、非常に規則性を
富んだ構造を呈しているということである。このように
高い規則性をもつことは、全体的な構成の単純化に結び
付き、特に大規模な論理回路を構成する上で非常に大き
な有利乞もたらす。そして、その高い規則性と相まって
、上記バイポーラトランジスタＱｌｔ　Ｑ２．Ｑ３・・
・が順方向の素子構造による高い駆動効果をもつことに
より、各トランジスタＱｌ、Ｑ２．Ｑ３・・・のそれぞ
れのマルチコレクタ数を増やして回路をさらに大規模化
するということは、容易に実現可能なものとなる。

またＡＮＤゲートアレイの論理機能のプログラムは、第
３図に示す如く、ｎ−邪エビタキシャル層上に形成され
た酸化膜にコンタクト穴をあけるか否か、すなわち配線
ｙ１〜ｙｎとコレクタ領域０とを接続するかどうかで決
定することができ、コンタクト工程のマスクを変更する
だけで自由に所望論理を組むことができる。

さらに、トランジスタＱ１〜Ｑｎのコレクタ領域と配線
ｙ１〜ｙｎ間に直列に介在する電流の逆流防止用ショッ
トキーバリヤダイオードＤｓは、配線ｙ１〜ｙｎとコレ
クタ領域とをコンタクト穴を通して接続した後、短い熱
処理（シンターとよぶ）を行うことにより、形成するこ
とができ、なんら、プロセスを複雑化することがブにい
。

第５図は上記多電極構造のバイポーラトランジスタの他
の実施例２示す。

前述した他電極構造のバイポーラトランジスタは、順方
向の素子構造により、かなり多数のコレクタ電極を取出
すことができる。しかし、同図に示すバイポーラトラン
ジスタＱｘのように、ベースＢおよびエミッタＥの各領
域を素子形成領域の中央部に形成し、その両側に多数の
配線ｙ１〜ｙ１０を振分は形成すれば、外側端に位置す
る配線ｙｉ、ｙｉｏと内側端に位置する配線Ｙ５＋Ｙ６
との距離差乞短縮することができ、これによりバイポー
ラトランジスタＱｘの横方向の長さを大きクシ壬、同一
のコレクタ領域０内から取出せるコレクタ出力の数をさ
らに大幅に増すことができる。

さらに、第６図に示すように、ベースＢおよびエミッタ
Ｅの各領域？素子形成の中央部に形成し、その両側に多
数の配線ｙ１〜ｙｔｏ’ｖ振分は形成するとともに、一
方の側に撮分けられた配線群ｙ１〜ｙ５の最外側に近い
コレクタ電極と他方の側に振分けられた配線群ｙ６〜ｙ
１０の最内側に近いコレクタ電極とｌそれぞれ２つずつ
対となるように接続すると、各コレクタ出力取出し位置
に依存する特性の差が相殺されるという効果が得られる
。

なお、第５図訃よび第６図において、ＸｉｎはベースＢ
に与えられる論理入力を示す。

〔効果〕

（１）ＡＮＤゲートアレイ回路に、順方向動作のトラン
ジスタを使用したため、ＩＬＬ’！ｆ使用した場合と異
なり、定電流回路が必要な（なり、トランジスタがオン
している状態でのみ電流が流れる為ＰＬＡのごとき論理
回路の消費電流！小さくすることができるという効果が
得られる。

（２）順方向動作のトランジスタを使用したため、トラ
ンジスタの駆動能力（ドライバビリティ）が高く、出力
（マルチコレクタの数）を多くとれるという効果が得ら
れる。このため少ない素子数でもって、規模の大ぎな論
理回路を構成することができるという効果が得られる。

（３１ＡＮＤゲートアレイ回路の出力ｔ、ＯＲゲートア
レイ回路を構成する１ｉＬに直接に接続するため、負荷
抵抗等は不要でありインターフェース用の素子が不要で
ある。またＩＩＬはアイソレーションが不要なため素子
面積が小さい。このため論理回路のレイアウト面積を小
さくすることができると（・う効果が得られる。

（４）順方向動作のトランジスタを使用するとともに、
同一のコレクタ領域から複数の出力欠取り出すマルチコ
レクタ構造のトランジスタを多数配列し、さらに上記ト
ランジスタのコレクタ領域上に複数の配線ケ布線してコ
レクタ領域と配線との接続個所を任意に選択することに
より、−上記複数の配線からそれぞれ所定の論理条件を
満たす論理出力７得るようにしたことにより、規則性の
高いレイアウト構造が得られる。これにより、ＰＬＡの
ごとき論理回路の大規模化を容易に実現することができ
るという効果が得られる。

（５）トランジスタを順方向動作させるとともにコレク
タ領域と配線との間に直列に介在するショットキーバリ
ヤダイオードを形成すイ）ことにより、簡単なレイアウ
ト構造でもって動作速度の速い論理回路を高密度に形成
することがでさるという効果が得もオする。

（６）上記（１）〜（５）の効果により、ＲＯＭ（リー
ドオンリーメモリー）とＩＩＬとを同一チップに組み込
んだ、高集積で高速な半導体集積回路装置を提供するこ
とかできる。

以上本発明者によってなされた発明を実施例にもとづき
具体的に説明したが、この発明は上記実施例に限定され
るものではなく、その要旨を逸脱しない範囲で種々変更
可能であることはいうまでもない。例えば、上記ダイオ
ードＤＳは同一のコレクタ領域内にｐ型拡散層を選択形
成することにより得られるｐｎ接合型ダイオードであっ
℃もよ（Ｓｏ〔利用分野〕以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるバイポーラ型半導体
集積回路装置におけるＰＬＡ形成技術に適用した場合に
ついて説明したが、それに限定されるものではなく、例
えば、マスタースライスにおける論理ゲートアレイの形
成技術などにも適用しても非常に有効である。また、Ｏ
Ｒゲートアレイを形成するのにも適用できる。例えば、
マイコン用ＩＣ，シグナルグロセンサー等に利用できる
。少なくとも多数の論理素子を配列して構成される論理
回路には適用できる。

【図面の簡単な説明】

第１図はこの発明に係る半導体集積回路装置の一応用例
であるＰＬＡの概略を示すブロック図、第２図は第１図
に示すＰＬＡのＡＮＤゲートアレイおよびＯＲゲートア
レイの部分を示す回路図、第３図は第２図に示すＰＬＡ
において論理素子として使用される多電極構造のバイポ
ーラトランジスタの一実施例を示す断面図、第４図は上記ＡＮＤゲートアレイが形成されている半導
体集積回路装置の一部分における平面レイアウト状態を
示す図、第５図は上記多電極構造のバイポーラトランジスタの他
の実施例を示す平面レイアウト図、第６図は上記多電極
構造のバイポーラトランジスタのさらに別の実施例を示
す平面レイアウト図である。１０・・・ｐ−ｍシリコン半導体基板、１２・・・ｎ−
型シリコンエピタキシャル層、１４・・・ｎ＋＋埋込層
、１６・・・ｐ＋＋分離層、１８・・・酸化絶縁膜、２
０・・・ｐ型頭域（ペース領域）、２２・・・ｎ＋型領
領域エミッタ領域）、ａｌ・・・素子形成領域、Ｘ１〜
Ｘ　ｍ　、　Ｘｉ　ｎ−論理入力、Ｙ　１〜Ｙ　ｎ　・
＝　Ａ　Ｎ　Ｄゲートアレイの論理出力、Ｐ１〜Ｐｊ・
・・ＯＲゲートアレイの論理出力、１００・・・ＡＮＤ
ゲートアレイ、２００・・・ＯＲゲートアレイ、３００
・・・帰還回路、Ｑｌ、Ｑ、２．Ｑ３．Ｑ４．Ｑ５．Ｑ
ｘ・・・多電極構造のバイポーラトランジスタ、ＩＩＬ
・・・インテグレーテッド・インジェクション・ロジッ
ク、ｙｌ。ｙ２．ｙ３．ｙ４．ｙ５・・・配線、ＣＰ・・・接続個
所（コンタクトポイント）、Ｉｓ・・・定電流回路、Ｄ
ｓ・・・ショットキーバリヤダイオード、０・・・コレ
クタ領域、Ｂ・・・ベース、Ｅ・・・エミッタ。第　１　図／θθ ２θ０第　２　図第　３　図第　４　図第　５　図

Claims

【特許請求の範囲】１、複数の論理素子を配列することにより形成される論
理回路を有する半導体集積回路装置であって、順方向動
作するとともに、同一のコレクタ領域から複数の出力を
取りだす構造のバイポーラトランジスタを多数配列する
とともに、前記バイポーラトランジスタのコレクタ領域
上に、複数の配線を布線し王、前記コレクタ領域と上記
配線との接続箇所を任意に選択することにより上記複数
の配線からそれぞれ所定の論理条件を満たす論理出力を
得るようにしたことを特徴とする半導体集積回路装置。　′ ２、アンド又はナンド論理操作を行う回路とオア又はノ
ア論理操作を行う回路とｔ同一半導体チップ内に具備し
、上記アンド又はナンド論理操作を行う回路は、順方向
動作するバイポーラトランジスタで構成され、オア又は
ノア論理操作を行う回路は集積注入論理素子で構成され
ていることを特徴とする半導体集積回路装置。