JPH0334661B2 - - Google Patents
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- JPH0334661B2 JPH0334661B2 JP57008932A JP893282A JPH0334661B2 JP H0334661 B2 JPH0334661 B2 JP H0334661B2 JP 57008932 A JP57008932 A JP 57008932A JP 893282 A JP893282 A JP 893282A JP H0334661 B2 JPH0334661 B2 JP H0334661B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/535—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including internal interconnections, e.g. cross-under constructions
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
-
- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0214—Particular design considerations for integrated circuits for internal polarisation, e.g. I2L
- H01L27/0229—Particular design considerations for integrated circuits for internal polarisation, e.g. I2L of bipolar structures
- H01L27/0233—Integrated injection logic structures [I2L]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
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- Semiconductor Integrated Circuits (AREA)
- Bipolar Integrated Circuits (AREA)
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- Bipolar Transistors (AREA)
Description
本発明は半導体集積回路装置、特にI2L
（Integrated Injection Logic）を構成する半導
体回路装置の配線構造に関する。 I2Lの応用範囲の拡大によりゲート数が増加し、
これに伴つて消費電力も増加の傾向にある。 ゲート数の多いI2L回路に対する低消費電力化
の一手段として、I2L素子を互いに電気的に分離
された半導体の島領域内に形成することで複数の
I2Lブロツクに分け、このI2Lブロツクを電源に対
して直列に接続（一つの段のブロツクのエピタキ
シヤル層の電位をそれより低い次段のI2Lブロツ
クのインジヨクタ電位と等しくする）して積層化
する構造（スタツクドI2L）が提案されている。 このスタツクドI2Lにおいては、集積度を向上
するために、半導体内の拡散層を利用した多数の
クロスアンダー配線を設ける必要がある。 例えば、上記クロスアンダー配線は第１図に示
すように、P-型Si基板（サブストレート）１上
のN-型エピタキシヤル層２の表面の一部にAl配
線４とクロスするN+型拡散配線層５をＰ型拡散
領域３を介して設けることによつて達成される。 ところで、スタツクドI2Lにおいては、第２図
に示すようにアイソレーシヨンＰ層６によつて電
気的に分離されたエピタキシヤルN-層２ａ，２
ｂ，２ｃを各I2Lブロツクとしており、そしてこ
れら各N-層２ａ，２ｂ，２ｃの電位は、例えば
N-層２ａの電位V2a＝1.4V、N-層２ｂの電位V2b
＝0.7V、N-層２ｃの電位V2c＝0Vと全て異なる。
したがつて、クロスアンダー配線とすべきN+型
拡散配線層を各N-層２ａ，２ｂ，２ｃを設ける
場合、各N-層２ａ，２ｂ，２ｃから電気的に離
隔するためにはＰ層の３ａ，３ｂ，２ｃ電位が問
題となる。なぜならば、第１図で示すようにN+
拡散配線５とＰ層３及びN-層２とによつて構成
された寄生NPNトランジスタが動作（Ｑ）を起
すおそれがあるためである。 したがつて、本発明の第１の目的とするところ
は、スタツクドI2Lにおけるクロスアンダー配線
層部分での寄生トランジスタ動作を防止した半導
体集積回路装置を提供することにある。 本発明の第２の目的とするところはスタツグド
I2Lにおけるクロスアンダー配線層部分での寄生
トランジスタ動作を防止し、しかも高集積化され
た半導体集積回路装置を提供することにある。 以下、本発明を具体的実施例に基づいて詳述す
る。 まず、本発明に関係するスタツクドI2L回路の
構成について簡単に述べる。 第３図は本発明に関係したスタツクドI2L回路
の一部であつて、ｎ段、（ｎ−１）段及び１段の
各I2Lブロツクとそれらの結線形態を示す。 各I2Lブロツク間の結線は、同図から明らかな
ように、例えばｎ段インバータのエミツタと
（ｎ−１）段のインジエクタとの間の配線−
や、ｎ段インバータのコレクタの一つと（ｎ−
１）段インバータのベースとの間の抵抗R2があ
る。 各段のI2Lブロツクそれぞれは、第４図に示す
ようなP-基板１とアイソレーシヨンＰ層６によ
つて互いに電気的に離隔されたエピタキシヤル
N-層２内に独立して形成されている。すなわち、
第４図に示すように、アイソレートされたN-型
層２にはＰ型層７，８及びN+型層９，１０が選
択的に形成されている。そして、Ｐ型層７はイン
ジエクタ領域すなわち、ラテラルPNPトランジ
スタのエミツタとして、N-型層２はそのトラン
ジスタのベースとして、そしてＰ型層８はそのト
ランジスタのコレクタとして使用される。さら
に、N-型層２はインバースNPNトランジスタの
エミツタとして、Ｐ型層８はそのトランジスタの
ベースとして、そしてN+型層９はそのトランジ
スタのコレクタとして使用される。このような構
造によつて１つのI2L素子は構成される。したが
つて、互いに分離されたエピタキシヤル層内には
それぞれ上述のような構成のI2L素子が複数個形
成されており、各I2Lブロツクを構成している。 なお、Ｐ型層３内に形成されたN+型層５はク
ロスアンダー配線を兼ねた拡散抵抗であり、例え
ば、第３図に示した抵抗R2である。 本発明に従えば上述のスタツクドI2L回路は以
下の実施例の如く半導体基板内に構成される。 実施例 １ 第５図は各ブロツクのI2L間の配線のレイアウ
トにあたつて、クロスアンダー拡散配線層（抵
抗）N+型層５ａ，５ｂ，５ｃをエピタキシヤル
N-型層２ａ，２ｂ，２ｃから離隔する各半導体
領域Ｐ型層３ａ，３ｂ，３ｃを最低電位又は接地
電位（GND）に接続する場合の例を示す。同図
に示すようにｎ段I2Lのインバータを構成するエ
ミツタ（エピタキシヤルN-型層）は（ｎ−１）
段のI2Lのインジエクタに接続されるため、例
えばｎ段、ｎ−１段、１段の各エピタキシヤルｎ
層の電位はそれぞれ1.4V、0.7V、0Vのごとくに
なつている。しかし、各ブロツクにおいて、それ
ぞれの金属配線層La、Lb、LC下のクロスアンダ
ー配線層５ａ，５ｂ，５ｃが形成されているＰ型
領域３ａ，３ｂ，３ｃの電位は配線１１ａ，１１
ｂ，１１ｃにより接続してこれを最低電位すなわ
ち接地電位（0V）としている。これより高い電
位をもつ各クロスアンダー配線層と、Ｐ型領域及
びN-型層とによつて構成される寄生トランジス
タの動作が防止できる。すなわち、各クロスアン
ダー配線層５ａ，５ｂ，５ｃとＰ型領域３ａ，３
ｂ，３ｃとの間に順方向バイアスがかからないよ
うにしているためにそのような寄生トランジスタ
動作が生じない。第６図は第５図で示される配線
回路を模式化した断面図である。 なお、この実施例によれば、寄生トランジスタ
動作を生じさせないように各Ｐ層３ａ，３ｂ，３
ｃの電位をグランド電位にすることは各Ｐ層へ接
続するための金属配線層が増加し、半導体集積回
路装置の集積度が低下するという問題がのこる。 実施例 ２ 第７図は各ブロツクのクロスアンダー拡散配線
層（N+型層）５ａ，５ｂ，５ｃの形成されてい
るＰ領域３ａ，３ｂ，３ｃの電位をそのブロツク
のエピタキシヤルN-型層２ａ，２ｂ，２ｃの電
位とするように接続した場合の例である。同図に
おいて、配線１２ａ，１２ｂ，１２ｃはそれぞれ
前記Ｐ型領域３ａ，３ｂ，３ｃとエピタキシヤル
Ｎ型層２ａ，２ｂ，２ｃを接続するためのもので
具体的には第８図に示すようにＰ型領域とN-型
層を経路するAl電極１２を設ければよい。 ４は表面（SiO2膜１３上）に設けられたAl配
線であり、例えば第７図に示す配線層Laに対応
している。このAl配線４とクロスアンダーする
ようにN+型層からなる拡散配線層５が設けられ
ている。 上記I2L回路において、寄生トランジスタを構
成するN-PN+領域の電位はクロスアンダー抵抗
（配線）R1，R2について検討すると下表のように
なる。
（Integrated Injection Logic）を構成する半導
体回路装置の配線構造に関する。 I2Lの応用範囲の拡大によりゲート数が増加し、
これに伴つて消費電力も増加の傾向にある。 ゲート数の多いI2L回路に対する低消費電力化
の一手段として、I2L素子を互いに電気的に分離
された半導体の島領域内に形成することで複数の
I2Lブロツクに分け、このI2Lブロツクを電源に対
して直列に接続（一つの段のブロツクのエピタキ
シヤル層の電位をそれより低い次段のI2Lブロツ
クのインジヨクタ電位と等しくする）して積層化
する構造（スタツクドI2L）が提案されている。 このスタツクドI2Lにおいては、集積度を向上
するために、半導体内の拡散層を利用した多数の
クロスアンダー配線を設ける必要がある。 例えば、上記クロスアンダー配線は第１図に示
すように、P-型Si基板（サブストレート）１上
のN-型エピタキシヤル層２の表面の一部にAl配
線４とクロスするN+型拡散配線層５をＰ型拡散
領域３を介して設けることによつて達成される。 ところで、スタツクドI2Lにおいては、第２図
に示すようにアイソレーシヨンＰ層６によつて電
気的に分離されたエピタキシヤルN-層２ａ，２
ｂ，２ｃを各I2Lブロツクとしており、そしてこ
れら各N-層２ａ，２ｂ，２ｃの電位は、例えば
N-層２ａの電位V2a＝1.4V、N-層２ｂの電位V2b
＝0.7V、N-層２ｃの電位V2c＝0Vと全て異なる。
したがつて、クロスアンダー配線とすべきN+型
拡散配線層を各N-層２ａ，２ｂ，２ｃを設ける
場合、各N-層２ａ，２ｂ，２ｃから電気的に離
隔するためにはＰ層の３ａ，３ｂ，２ｃ電位が問
題となる。なぜならば、第１図で示すようにN+
拡散配線５とＰ層３及びN-層２とによつて構成
された寄生NPNトランジスタが動作（Ｑ）を起
すおそれがあるためである。 したがつて、本発明の第１の目的とするところ
は、スタツクドI2Lにおけるクロスアンダー配線
層部分での寄生トランジスタ動作を防止した半導
体集積回路装置を提供することにある。 本発明の第２の目的とするところはスタツグド
I2Lにおけるクロスアンダー配線層部分での寄生
トランジスタ動作を防止し、しかも高集積化され
た半導体集積回路装置を提供することにある。 以下、本発明を具体的実施例に基づいて詳述す
る。 まず、本発明に関係するスタツクドI2L回路の
構成について簡単に述べる。 第３図は本発明に関係したスタツクドI2L回路
の一部であつて、ｎ段、（ｎ−１）段及び１段の
各I2Lブロツクとそれらの結線形態を示す。 各I2Lブロツク間の結線は、同図から明らかな
ように、例えばｎ段インバータのエミツタと
（ｎ−１）段のインジエクタとの間の配線−
や、ｎ段インバータのコレクタの一つと（ｎ−
１）段インバータのベースとの間の抵抗R2があ
る。 各段のI2Lブロツクそれぞれは、第４図に示す
ようなP-基板１とアイソレーシヨンＰ層６によ
つて互いに電気的に離隔されたエピタキシヤル
N-層２内に独立して形成されている。すなわち、
第４図に示すように、アイソレートされたN-型
層２にはＰ型層７，８及びN+型層９，１０が選
択的に形成されている。そして、Ｐ型層７はイン
ジエクタ領域すなわち、ラテラルPNPトランジ
スタのエミツタとして、N-型層２はそのトラン
ジスタのベースとして、そしてＰ型層８はそのト
ランジスタのコレクタとして使用される。さら
に、N-型層２はインバースNPNトランジスタの
エミツタとして、Ｐ型層８はそのトランジスタの
ベースとして、そしてN+型層９はそのトランジ
スタのコレクタとして使用される。このような構
造によつて１つのI2L素子は構成される。したが
つて、互いに分離されたエピタキシヤル層内には
それぞれ上述のような構成のI2L素子が複数個形
成されており、各I2Lブロツクを構成している。 なお、Ｐ型層３内に形成されたN+型層５はク
ロスアンダー配線を兼ねた拡散抵抗であり、例え
ば、第３図に示した抵抗R2である。 本発明に従えば上述のスタツクドI2L回路は以
下の実施例の如く半導体基板内に構成される。 実施例 １ 第５図は各ブロツクのI2L間の配線のレイアウ
トにあたつて、クロスアンダー拡散配線層（抵
抗）N+型層５ａ，５ｂ，５ｃをエピタキシヤル
N-型層２ａ，２ｂ，２ｃから離隔する各半導体
領域Ｐ型層３ａ，３ｂ，３ｃを最低電位又は接地
電位（GND）に接続する場合の例を示す。同図
に示すようにｎ段I2Lのインバータを構成するエ
ミツタ（エピタキシヤルN-型層）は（ｎ−１）
段のI2Lのインジエクタに接続されるため、例
えばｎ段、ｎ−１段、１段の各エピタキシヤルｎ
層の電位はそれぞれ1.4V、0.7V、0Vのごとくに
なつている。しかし、各ブロツクにおいて、それ
ぞれの金属配線層La、Lb、LC下のクロスアンダ
ー配線層５ａ，５ｂ，５ｃが形成されているＰ型
領域３ａ，３ｂ，３ｃの電位は配線１１ａ，１１
ｂ，１１ｃにより接続してこれを最低電位すなわ
ち接地電位（0V）としている。これより高い電
位をもつ各クロスアンダー配線層と、Ｐ型領域及
びN-型層とによつて構成される寄生トランジス
タの動作が防止できる。すなわち、各クロスアン
ダー配線層５ａ，５ｂ，５ｃとＰ型領域３ａ，３
ｂ，３ｃとの間に順方向バイアスがかからないよ
うにしているためにそのような寄生トランジスタ
動作が生じない。第６図は第５図で示される配線
回路を模式化した断面図である。 なお、この実施例によれば、寄生トランジスタ
動作を生じさせないように各Ｐ層３ａ，３ｂ，３
ｃの電位をグランド電位にすることは各Ｐ層へ接
続するための金属配線層が増加し、半導体集積回
路装置の集積度が低下するという問題がのこる。 実施例 ２ 第７図は各ブロツクのクロスアンダー拡散配線
層（N+型層）５ａ，５ｂ，５ｃの形成されてい
るＰ領域３ａ，３ｂ，３ｃの電位をそのブロツク
のエピタキシヤルN-型層２ａ，２ｂ，２ｃの電
位とするように接続した場合の例である。同図に
おいて、配線１２ａ，１２ｂ，１２ｃはそれぞれ
前記Ｐ型領域３ａ，３ｂ，３ｃとエピタキシヤル
Ｎ型層２ａ，２ｂ，２ｃを接続するためのもので
具体的には第８図に示すようにＰ型領域とN-型
層を経路するAl電極１２を設ければよい。 ４は表面（SiO2膜１３上）に設けられたAl配
線であり、例えば第７図に示す配線層Laに対応
している。このAl配線４とクロスアンダーする
ようにN+型層からなる拡散配線層５が設けられ
ている。 上記I2L回路において、寄生トランジスタを構
成するN-PN+領域の電位はクロスアンダー抵抗
（配線）R1，R2について検討すると下表のように
なる。
【表】
上表によればこれら寄生トランジスタは、Ｐ型
領域の電位を接地電位からそのＰ型領域が形成さ
れているエピタキシヤルN-型層の電位としても
動作することがない。 この実施例で述べたI2L回路においては、前記
の実施例１に記載したI2L回路に比して配線領域
を大幅に削減することができる。すなわち、Ｐ型
領域の電位を、そのＰ型領域が形成されているエ
ピタキシヤルN-層の電位としたことにより、接
地電位とするための長い配線が全く不要となり、
隣接するエピタキシヤルN+層への最短の配線で
よい。 実施例 ３ 第９図は積層化されたI2L回路において、クロ
スアンダー配線（抵抗）５ｂ，５ｃを形成するＰ
型領域３ｂ，３ｃの電位をそのＰ型領域が形成さ
れているエピタキシヤルN-型層２ｂ，２ｃと同
電位とし（又は全て最低電位とする）、２つの段
（ブロツク）間に挿入されるクロスアンダー配線
（抵抗）を関係する段のうち低電位側の段のエピ
タキシヤルN-型層に形成されたＰ型領域内に構
成する場合の例である。同図においてR4（５ｂ）
は例えば第３図のR1に相当するクロスアンダー
抵抗（配線）であつて、ｎ段内を互いに接続する
クロスアンダー抵抗が（ｎ−１）段のＰ型領域３
ｂ内に設けられている。 上記I2L回路において、N-型エピタキシヤル
層、Ｐ型領域及びN+型クロスアンダー抵抗（配
線）によつて構成される寄生トランジスタ動作
は、実施例２で述べたのと同じ理由で防止するこ
とができる。特にN-型エピタキシヤル層とＰ型
領域の電位がクロスアンダー抵抗のN+型層と同
電位となることはなく、少なくともVF（＝0.7V）
だけ必ず低電位となるので余裕度がそれだけ大と
なる。又、この回路における配線領域についても
実施例２で述べたのと同じ理由で大幅に削減でき
る。なお、第１０図は第９図に示すI2L回路の主
要部断面図である。第９図に示されたクロスアン
ダー配線（抵抗）５ｃに接続された配線は、図中
下向きに伸びるように配されており、必ずしも適
切な図とは言えないが、第１０図を参照し、（ｎ
−１）段から配されたものであることが理解でき
る。 実施例３で示したI2L回路については下記のよ
うな変形をもつことができる。 (1) R2に相当するクロスアンダー抵抗（配線）
は（ｎ−２）段内に設けてもよい。 (2) R1に相当するクロスアンダー抵抗（配線）
は第９図のように（ｎ−１）段に設ける代り
に、ｎ段に設けてそのＰ型領域の電位を１段下
の（ｎ−１）段のエピタキシヤルN-型層の電
位としてもよい。 (3) 上記(2)は必ずしも１段下でなくてさらに低い
電位のエピタキシヤルN-層の電位としてもよ
い。 実施例 ４ 第１１図はエピタキシヤルN-型層２表面の一
つのＰ型領域３内に隣接して２つのクロスアンダ
ー抵抗（配線）N+型層５a1，５a2を形成する場
合の例を示すものである。 この例において、２つのN+型層５a1，５a2と
Ｐ領域３とにより構成される寄生トランジスタ
（Ｑ）の各部分の電位は下表のように示される。
領域の電位を接地電位からそのＰ型領域が形成さ
れているエピタキシヤルN-型層の電位としても
動作することがない。 この実施例で述べたI2L回路においては、前記
の実施例１に記載したI2L回路に比して配線領域
を大幅に削減することができる。すなわち、Ｐ型
領域の電位を、そのＰ型領域が形成されているエ
ピタキシヤルN-層の電位としたことにより、接
地電位とするための長い配線が全く不要となり、
隣接するエピタキシヤルN+層への最短の配線で
よい。 実施例 ３ 第９図は積層化されたI2L回路において、クロ
スアンダー配線（抵抗）５ｂ，５ｃを形成するＰ
型領域３ｂ，３ｃの電位をそのＰ型領域が形成さ
れているエピタキシヤルN-型層２ｂ，２ｃと同
電位とし（又は全て最低電位とする）、２つの段
（ブロツク）間に挿入されるクロスアンダー配線
（抵抗）を関係する段のうち低電位側の段のエピ
タキシヤルN-型層に形成されたＰ型領域内に構
成する場合の例である。同図においてR4（５ｂ）
は例えば第３図のR1に相当するクロスアンダー
抵抗（配線）であつて、ｎ段内を互いに接続する
クロスアンダー抵抗が（ｎ−１）段のＰ型領域３
ｂ内に設けられている。 上記I2L回路において、N-型エピタキシヤル
層、Ｐ型領域及びN+型クロスアンダー抵抗（配
線）によつて構成される寄生トランジスタ動作
は、実施例２で述べたのと同じ理由で防止するこ
とができる。特にN-型エピタキシヤル層とＰ型
領域の電位がクロスアンダー抵抗のN+型層と同
電位となることはなく、少なくともVF（＝0.7V）
だけ必ず低電位となるので余裕度がそれだけ大と
なる。又、この回路における配線領域についても
実施例２で述べたのと同じ理由で大幅に削減でき
る。なお、第１０図は第９図に示すI2L回路の主
要部断面図である。第９図に示されたクロスアン
ダー配線（抵抗）５ｃに接続された配線は、図中
下向きに伸びるように配されており、必ずしも適
切な図とは言えないが、第１０図を参照し、（ｎ
−１）段から配されたものであることが理解でき
る。 実施例３で示したI2L回路については下記のよ
うな変形をもつことができる。 (1) R2に相当するクロスアンダー抵抗（配線）
は（ｎ−２）段内に設けてもよい。 (2) R1に相当するクロスアンダー抵抗（配線）
は第９図のように（ｎ−１）段に設ける代り
に、ｎ段に設けてそのＰ型領域の電位を１段下
の（ｎ−１）段のエピタキシヤルN-型層の電
位としてもよい。 (3) 上記(2)は必ずしも１段下でなくてさらに低い
電位のエピタキシヤルN-層の電位としてもよ
い。 実施例 ４ 第１１図はエピタキシヤルN-型層２表面の一
つのＰ型領域３内に隣接して２つのクロスアンダ
ー抵抗（配線）N+型層５a1，５a2を形成する場
合の例を示すものである。 この例において、２つのN+型層５a1，５a2と
Ｐ領域３とにより構成される寄生トランジスタ
（Ｑ）の各部分の電位は下表のように示される。
【表】
条件Ａの場合、クロスアンダー抵抗の電位が
（ｎ＋１）・VF乃至VF・Ｐ型領域の電位がｎ・VF
の状態となるときがある。Ｐ型領域の抵抗R5が
大きいとＰ型領域の一部の電位が上昇して寄生ト
ランジスタが動作するおそれがある。 条件Ｂによれば、クロスアンダー抵抗の電位が
（ｎ＋１）・VF乃至VFとなつた状態でもＰ型領域
の電位が寄生トランジスタを動作させるまでに上
昇することはない。
（ｎ＋１）・VF乃至VF・Ｐ型領域の電位がｎ・VF
の状態となるときがある。Ｐ型領域の抵抗R5が
大きいとＰ型領域の一部の電位が上昇して寄生ト
ランジスタが動作するおそれがある。 条件Ｂによれば、クロスアンダー抵抗の電位が
（ｎ＋１）・VF乃至VFとなつた状態でもＰ型領域
の電位が寄生トランジスタを動作させるまでに上
昇することはない。
第１図はクロスアンダー配線（抵抗）の一形態
を示す正面断面斜視図、第２図は積層化した半導
体領域に形成するクロスアンダー配線を模型的に
示す正面断面図である。第３図は本発明の対象と
なる複数段のI2L回路の例を示す回路図、第４図
は一つの段におけるI2Lとクロスアンダー配線の
一部の形態を示す断面図である。第５図は本発明
の実施例１に述べられたI2L回路の平面図、第６
図は第５図に対応する断面図である。第７図は本
発明の実施例２に述べられたI2L回路の平面図、
第８図は第７図におけるクロスアンダー配線の一
部の断面図である。第９図は本発明の実施例３に
述べられたI2L回路の平面図、第１０図は第９図
に対応する断面図、第１１図は本発明の実施例４
に述べられたクロスアンダー配線の一部を示す平
面図、第１２図は第１１図に対応するＡ−Ａ断面
図である。 １……Ｐ型Si基板、２……エピタキシヤルN-
型層、３……Ｐ型領域、４……Al配線、５……
クロスアンダー配線（抵抗）N+層、６……アイ
ソレーシヨンＰ層、７……インジエクタＰ層、８
……インバータのベースＰ層、９……インバータ
のコレクタN+層、１０……インバータのエミツ
タ取出しN+層、１１……配線、１２……Al配
線、１３……絶縁膜、１４……N+型層。
を示す正面断面斜視図、第２図は積層化した半導
体領域に形成するクロスアンダー配線を模型的に
示す正面断面図である。第３図は本発明の対象と
なる複数段のI2L回路の例を示す回路図、第４図
は一つの段におけるI2Lとクロスアンダー配線の
一部の形態を示す断面図である。第５図は本発明
の実施例１に述べられたI2L回路の平面図、第６
図は第５図に対応する断面図である。第７図は本
発明の実施例２に述べられたI2L回路の平面図、
第８図は第７図におけるクロスアンダー配線の一
部の断面図である。第９図は本発明の実施例３に
述べられたI2L回路の平面図、第１０図は第９図
に対応する断面図、第１１図は本発明の実施例４
に述べられたクロスアンダー配線の一部を示す平
面図、第１２図は第１１図に対応するＡ−Ａ断面
図である。 １……Ｐ型Si基板、２……エピタキシヤルN-
型層、３……Ｐ型領域、４……Al配線、５……
クロスアンダー配線（抵抗）N+層、６……アイ
ソレーシヨンＰ層、７……インジエクタＰ層、８
……インバータのベースＰ層、９……インバータ
のコレクタN+層、１０……インバータのエミツ
タ取出しN+層、１１……配線、１２……Al配
線、１３……絶縁膜、１４……N+型層。
Claims (1)
- １ I2L素子を互いに電気的に分離された半導体
の島領域内に形成することでｎ個のI2Lブロツク
に分け、これらI2Lブロツクは電源・接地間に直
列に接続し、ｎ段積層化して成る半導体集積回路
装置であつて、（ｎ−１）段目の半導体島領域内
には少なくとも一つのクロスアンダー用の半導体
抵抗層がその抵抗層とpn接合を構成する半導体
領域を介して形成され、その抵抗層上に絶縁膜を
介して金属配線が延在されて成り、その半導体領
域は接地電位もしくはその半導体領域が形成され
ている（ｎ−１）段目の半導体島領域と同電位を
成し、前記半導体抵抗層はｎ段目のI2Lブロツク
の素子に電気的接続されてなることを特徴とする
半導体集積回路装置。
Priority Applications (13)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57008932A JPS58127363A (ja) | 1982-01-25 | 1982-01-25 | 半導体集積回路装置 |
| FR8219859A FR2520555B1 (fr) | 1982-01-25 | 1982-11-26 | Realisation du cablage d'un dispositif a circuit integre a semi-conducteur du type 12 l empile |
| KR1019830000136A KR910002036B1 (ko) | 1982-01-25 | 1983-01-15 | 반도체 집적 회로 장치 |
| GB08301731A GB2113915B (en) | 1982-01-25 | 1983-01-21 | Semiconductor integrated circuit device |
| IT19236/83A IT1160470B (it) | 1982-01-25 | 1983-01-21 | Dispositivo a circuito integrato a semiconduttori |
| DE19833302206 DE3302206A1 (de) | 1982-01-25 | 1983-01-24 | Integrierte halbleiterschaltung |
| GB08403188A GB2133622B (en) | 1982-01-25 | 1984-02-08 | An integrated injection logic semiconductor integrated circuit device |
| SG365/87A SG36587G (en) | 1982-01-25 | 1987-04-23 | Semiconductor integrated circuit device |
| SG36487A SG36487G (en) | 1982-01-25 | 1987-04-23 | An integrated injection logic semiconductor integrated circuit device |
| HK706/87A HK70687A (en) | 1982-01-25 | 1987-10-01 | Semiconductor integrated circuit device |
| HK712/87A HK71287A (en) | 1982-01-25 | 1987-10-01 | An integrated injection logic semiconductor integrated circuit device |
| MY613/87A MY8700613A (en) | 1982-01-25 | 1987-12-30 | Semiconductor integrated circuit device |
| MY614/87A MY8700614A (en) | 1982-01-25 | 1987-12-30 | An integrated injection logic semi-conductor integrated circuit device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57008932A JPS58127363A (ja) | 1982-01-25 | 1982-01-25 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58127363A JPS58127363A (ja) | 1983-07-29 |
| JPH0334661B2 true JPH0334661B2 (ja) | 1991-05-23 |
Family
ID=11706432
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57008932A Granted JPS58127363A (ja) | 1982-01-25 | 1982-01-25 | 半導体集積回路装置 |
Country Status (9)
| Country | Link |
|---|---|
| JP (1) | JPS58127363A (ja) |
| KR (1) | KR910002036B1 (ja) |
| DE (1) | DE3302206A1 (ja) |
| FR (1) | FR2520555B1 (ja) |
| GB (2) | GB2113915B (ja) |
| HK (2) | HK70687A (ja) |
| IT (1) | IT1160470B (ja) |
| MY (1) | MY8700613A (ja) |
| SG (1) | SG36587G (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3926011B2 (ja) | 1997-12-24 | 2007-06-06 | 株式会社ルネサステクノロジ | 半導体装置の設計方法 |
| JP4292668B2 (ja) * | 2000-01-31 | 2009-07-08 | 富士ゼロックス株式会社 | 発光サイリスタアレイ |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5264830A (en) * | 1975-11-25 | 1977-05-28 | Hitachi Ltd | Power source supply system of integrated injection logical circuit |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3443176A (en) * | 1966-03-31 | 1969-05-06 | Ibm | Low resistivity semiconductor underpass connector and fabrication method therefor |
| DE1949484B2 (de) * | 1969-10-01 | 1978-02-23 | Ibm Deutschland Gmbh, 7000 Stuttgart | Leitungskreuzung fuer monolithisch integrierte halbleiterschaltungen und deren verwendung in einer speichermatrix |
| FR2244262B1 (ja) * | 1973-09-13 | 1978-09-29 | Radiotechnique Compelec | |
| DE2514466B2 (de) * | 1975-04-03 | 1977-04-21 | Ibm Deutschland Gmbh, 7000 Stuttgart | Integrierte halbleiterschaltung |
| NL7700420A (nl) * | 1977-01-17 | 1978-07-19 | Philips Nv | Halfgeleiderinrichting en werkwijze ter ver- vaardiging daarvan. |
| US4228450A (en) * | 1977-10-25 | 1980-10-14 | International Business Machines Corporation | Buried high sheet resistance structure for high density integrated circuits with reach through contacts |
| DE3143565A1 (de) * | 1981-11-03 | 1983-05-11 | International Microcircuits Inc., 95051 Santa Clara, Calif. | Integrierte schaltung |
-
1982
- 1982-01-25 JP JP57008932A patent/JPS58127363A/ja active Granted
- 1982-11-26 FR FR8219859A patent/FR2520555B1/fr not_active Expired
-
1983
- 1983-01-15 KR KR1019830000136A patent/KR910002036B1/ko not_active IP Right Cessation
- 1983-01-21 GB GB08301731A patent/GB2113915B/en not_active Expired
- 1983-01-21 IT IT19236/83A patent/IT1160470B/it active
- 1983-01-24 DE DE19833302206 patent/DE3302206A1/de not_active Withdrawn
-
1984
- 1984-02-08 GB GB08403188A patent/GB2133622B/en not_active Expired
-
1987
- 1987-04-23 SG SG365/87A patent/SG36587G/en unknown
- 1987-10-01 HK HK706/87A patent/HK70687A/xx not_active IP Right Cessation
- 1987-10-01 HK HK712/87A patent/HK71287A/xx not_active IP Right Cessation
- 1987-12-30 MY MY613/87A patent/MY8700613A/xx unknown
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5264830A (en) * | 1975-11-25 | 1977-05-28 | Hitachi Ltd | Power source supply system of integrated injection logical circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| KR840003536A (ko) | 1984-09-08 |
| HK70687A (en) | 1987-10-09 |
| IT8319236A0 (it) | 1983-01-21 |
| GB8403188D0 (en) | 1984-03-14 |
| FR2520555A1 (fr) | 1983-07-29 |
| KR910002036B1 (ko) | 1991-03-30 |
| GB2113915A (en) | 1983-08-10 |
| MY8700613A (en) | 1987-12-31 |
| HK71287A (en) | 1987-10-09 |
| GB2113915B (en) | 1985-11-20 |
| SG36587G (en) | 1987-07-24 |
| GB2133622A (en) | 1984-07-25 |
| JPS58127363A (ja) | 1983-07-29 |
| DE3302206A1 (de) | 1983-08-04 |
| GB8301731D0 (en) | 1983-02-23 |
| GB2133622B (en) | 1985-11-20 |
| IT1160470B (it) | 1987-03-11 |
| FR2520555B1 (fr) | 1987-02-20 |
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