JPH0126178B2 - - Google Patents
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- JPH0126178B2 JPH0126178B2 JP54013355A JP1335579A JPH0126178B2 JP H0126178 B2 JPH0126178 B2 JP H0126178B2 JP 54013355 A JP54013355 A JP 54013355A JP 1335579 A JP1335579 A JP 1335579A JP H0126178 B2 JPH0126178 B2 JP H0126178B2
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- 239000004065 semiconductor Substances 0.000 claims description 8
- 239000000758 substrate Substances 0.000 claims description 5
- 239000002131 composite material Substances 0.000 claims 3
- 230000015556 catabolic process Effects 0.000 claims 1
- 230000001419 dependent effect Effects 0.000 claims 1
- 238000009792 diffusion process Methods 0.000 description 11
- 238000010586 diagram Methods 0.000 description 3
- 230000003071 parasitic effect Effects 0.000 description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
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- Engineering & Computer Science (AREA)
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- Physics & Mathematics (AREA)
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- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
この発明は半導体集積回路装置における抵抗の
設定技術に関する。
設定技術に関する。
半導体集積回路において、第１図に示すように
一つの半導体基板１上に例えば半導体pn接合を
利用して互いに電気的に分離（アイソレーシヨ
ン）されたいわゆる「島」領域２を形成し、各島
内にトランジスタ、ダイオード等の能動素子を形
成すると同時にベース拡散層３を利用して抵抗
（Ｒ）の島３を形成し、埋込層４を介して電圧
VCCをかけるが、抵抗（Ｒ）の電圧を安定化電源
とするため端子Ｏを通して外部の大容量Ｃにおと
すようにしている。このように、抵抗の島Ｒに電
源電圧をかけた場合に、電源ON／OFF時に電源
に時定数があれば抵抗Ｒの島の電圧が十分高くな
らない状態が発生し、例えばON時に抵抗を通じ
て容量Ｃにチヤージされた電荷がOFF時には逆
方向に流れ、チヤージ電流が大きい場合にＲを介
して電源回路側VCCに流れこみ、回路を破壊する
ことが起つた。
一つの半導体基板１上に例えば半導体pn接合を
利用して互いに電気的に分離（アイソレーシヨ
ン）されたいわゆる「島」領域２を形成し、各島
内にトランジスタ、ダイオード等の能動素子を形
成すると同時にベース拡散層３を利用して抵抗
（Ｒ）の島３を形成し、埋込層４を介して電圧
VCCをかけるが、抵抗（Ｒ）の電圧を安定化電源
とするため端子Ｏを通して外部の大容量Ｃにおと
すようにしている。このように、抵抗の島Ｒに電
源電圧をかけた場合に、電源ON／OFF時に電源
に時定数があれば抵抗Ｒの島の電圧が十分高くな
らない状態が発生し、例えばON時に抵抗を通じ
て容量Ｃにチヤージされた電荷がOFF時には逆
方向に流れ、チヤージ電流が大きい場合にＲを介
して電源回路側VCCに流れこみ、回路を破壊する
ことが起つた。
一方、抵抗Ｒの他の形成方法としては、第２図
に示すように、IC内部においてＰ形ベース拡散
層を利用した抵抗Ｒの一端とＮ形埋込層の島とに
安定化電源回路の電圧VSを印加するとともに端
子Ｏを介して外部大容量Ｃに接続した場合は、抵
抗Ｒの他の端子５の電圧はVS＋VBE以上には上げ
られない。ここで、VBEはＰ形ベース拡散層とＮ
形埋込層の島との間のPN接合の順方向電圧であ
り、このPN接合は、第２図においてダイオード
の記号Ｄにより示されている。抵抗Ｒの他方の端
子５の電圧をVS＋VBE以上とするとこの寄生PN
接合ダイオードが順方向にバイアスされてしま
い、抵抗Ｒの両端子間には所定の抵抗値がもはや
得られなくなつてしまう。尚、第２図において、
１４，１４′はIC内部の電流源回路である。
に示すように、IC内部においてＰ形ベース拡散
層を利用した抵抗Ｒの一端とＮ形埋込層の島とに
安定化電源回路の電圧VSを印加するとともに端
子Ｏを介して外部大容量Ｃに接続した場合は、抵
抗Ｒの他の端子５の電圧はVS＋VBE以上には上げ
られない。ここで、VBEはＰ形ベース拡散層とＮ
形埋込層の島との間のPN接合の順方向電圧であ
り、このPN接合は、第２図においてダイオード
の記号Ｄにより示されている。抵抗Ｒの他方の端
子５の電圧をVS＋VBE以上とするとこの寄生PN
接合ダイオードが順方向にバイアスされてしま
い、抵抗Ｒの両端子間には所定の抵抗値がもはや
得られなくなつてしまう。尚、第２図において、
１４，１４′はIC内部の電流源回路である。
この発明は上記した従来技術の欠点を解消する
べくなされたものであり、その目的は半導体集積
回路において、抵抗の島が接続された電源電圧を
十分に高くすることができ、外部容量からのチヤ
ージ流入に対して保護効果をもつ抵抗回路を提供
しようとするものである。
べくなされたものであり、その目的は半導体集積
回路において、抵抗の島が接続された電源電圧を
十分に高くすることができ、外部容量からのチヤ
ージ流入に対して保護効果をもつ抵抗回路を提供
しようとするものである。
上記目的を達成するためこの発明は抵抗を分割
して直列接続された複数の抵抗の島とし、それぞ
れの抵抗の比はそれらの抵抗にかかる各電圧と内
部回路に接続される端子の最大電圧を考慮して設
定することを特徴とする。
して直列接続された複数の抵抗の島とし、それぞ
れの抵抗の比はそれらの抵抗にかかる各電圧と内
部回路に接続される端子の最大電圧を考慮して設
定することを特徴とする。
第３図に本発明による抵抗の一実施例が示さ
れ、第４図に上記抵抗の等価回路を含むICが示
される。
れ、第４図に上記抵抗の等価回路を含むICが示
される。
同図において、抵抗Ｒを分割したR1、R2は同
一基板（P-Si基板１）上にｐアイソレーシヨン
層６によつて分割されたn-エピタキシヤル層か
らなる島領域７，８表面のｐベース拡散層９，１
０により抵抗の島R1、R2を形成し、これらをア
ルミニウム配線１１により直列に接続し、島領域
７に対してn+拡散層（コレクタ取出し）１２、
n+埋込層１３を介して安定化電源電圧VSが印加
されるとともに抵抗R1の一端子Ｏを通じて外部
の大容量Ｃにおとして安定化電源VSとしている。
R2の他端子５は内部電流源回路１４，１４′に接
続されている。ここで抵抗R2の島８の電圧は電
源電圧VCC等とする必要がある。
一基板（P-Si基板１）上にｐアイソレーシヨン
層６によつて分割されたn-エピタキシヤル層か
らなる島領域７，８表面のｐベース拡散層９，１
０により抵抗の島R1、R2を形成し、これらをア
ルミニウム配線１１により直列に接続し、島領域
７に対してn+拡散層（コレクタ取出し）１２、
n+埋込層１３を介して安定化電源電圧VSが印加
されるとともに抵抗R1の一端子Ｏを通じて外部
の大容量Ｃにおとして安定化電源VSとしている。
R2の他端子５は内部電流源回路１４，１４′に接
続されている。ここで抵抗R2の島８の電圧は電
源電圧VCC等とする必要がある。
このため島８内に形成されたn+拡散層１５に
は図示されてないないが接続手段によつて電源電
圧VCCが印加されている。
は図示されてないないが接続手段によつて電源電
圧VCCが印加されている。
従つて、第４図の等価回路図に示すように、抵
抗R1、R2は直列接続され、抵抗R1の一端には内
部安定化電源電圧VSが印加されるとともに外部
大容量Ｃが接続される。尚、ダイオード記号D1
はＰ形ベース拡散層９とＮ形埋込層７の島との間
のPN接合を示し、ダイオード記号D2はＰ形ベー
ス拡散層１０とＮ形埋込層８の島との間のPN接
合を示す。
抗R1、R2は直列接続され、抵抗R1の一端には内
部安定化電源電圧VSが印加されるとともに外部
大容量Ｃが接続される。尚、ダイオード記号D1
はＰ形ベース拡散層９とＮ形埋込層７の島との間
のPN接合を示し、ダイオード記号D2はＰ形ベー
ス拡散層１０とＮ形埋込層８の島との間のPN接
合を示す。
抵抗Ｒの他方の端子５に印加可能な最大電圧を
Vnax、抵抗R1の寄生PN接合ダイオードD1の順方
向電圧をVBE、内部安定化電源電圧をVSとすれ
ば、 ｛（Vnax−VS）・R1／R1＋R2＋VS｝＜VS＋VBE …(1) 又は（Vnax−VS）R1／R1＋R2＜VBE …(2) を満足する範囲内でR1／R2を設定する。
Vnax、抵抗R1の寄生PN接合ダイオードD1の順方
向電圧をVBE、内部安定化電源電圧をVSとすれ
ば、 ｛（Vnax−VS）・R1／R1＋R2＋VS｝＜VS＋VBE …(1) 又は（Vnax−VS）R1／R1＋R2＜VBE …(2) を満足する範囲内でR1／R2を設定する。
例えば、Vnax＝10V、VS＝2V、VBE＝0.6V程
度、Ｒ＝1kΩとする場合において、 R1／R2＝１／９とすると、 (1)式の左辺：（10V−2V）１／10＋2V＝2.8V (1)式の右辺：2V＋0.6V＝2.6V 左辺＞右辺となつて不可である。
度、Ｒ＝1kΩとする場合において、 R1／R2＝１／９とすると、 (1)式の左辺：（10V−2V）１／10＋2V＝2.8V (1)式の右辺：2V＋0.6V＝2.6V 左辺＞右辺となつて不可である。
R1／R2＝0.5／9.5とすると
(1)式の左辺：（10V−2V）0.5／10＋2V＝2.4V
左辺＜右辺となつて(1)式を満足する。
このように分割した抵抗の値を設定することに
より、電源ON／OFF時に電源電圧VCCが低い場
合であつても容量Ｃからのチヤージ流入に対して
R1が保護抵抗として作用することになり抵抗R2
の寄生PN接合ダイオードD1の破壊が防止され前
記の発明の目的を達成できる。
より、電源ON／OFF時に電源電圧VCCが低い場
合であつても容量Ｃからのチヤージ流入に対して
R1が保護抵抗として作用することになり抵抗R2
の寄生PN接合ダイオードD1の破壊が防止され前
記の発明の目的を達成できる。
この発明は前記実施例に限られない。例えば抵
抗Ｒを３つ又はそれ以上の数に分割しても差支え
がない。
抗Ｒを３つ又はそれ以上の数に分割しても差支え
がない。
この発明はIC、LSI等の抵抗の島を外部容量に
よつて安定化電源とした場合の全てに応用できる
ものである。
よつて安定化電源とした場合の全てに応用できる
ものである。
第１図は従来の抵抗の島を模型的に示す断面
図、第２図は抵抗を含む従来の回路図である。第
３図は本発明による抵抗の島の一実施例を示す断
面図、第４図は本発明による抵抗を含む等価回路
図である。 １…p-基板、２…n-エピタキシヤル層（島領
域）、３…ｐベース拡散層（抵抗）、４…n+埋込
層、５…内部電源回路、６…ｐアイソレーシヨン
層、７，８…島領域、９，１０…ｐベース拡散層
（抵抗の島R1、R2）、１１…アルミニウム配線、
１２…n+拡散層、１３…n+埋込層。
図、第２図は抵抗を含む従来の回路図である。第
３図は本発明による抵抗の島の一実施例を示す断
面図、第４図は本発明による抵抗を含む等価回路
図である。 １…p-基板、２…n-エピタキシヤル層（島領
域）、３…ｐベース拡散層（抵抗）、４…n+埋込
層、５…内部電源回路、６…ｐアイソレーシヨン
層、７，８…島領域、９，１０…ｐベース拡散層
（抵抗の島R1、R2）、１１…アルミニウム配線、
１２…n+拡散層、１３…n+埋込層。
Claims (1)
- １ 半導体基板上で互いに電気的に分離された第
１導電型よりなる複数個の抵抗の島を有し、上記
各抵抗の島内には逆導電型よりなる抵抗領域を有
し、上記各抵抗領域を直列接続して一つの合成抵
抗となし、上記合成抵抗の一端がコンデンサに接
続され、他端が電源電圧に依存する直流バイアス
電圧に接続された半導体集積回路装置であつて、
さらに上記合成抵抗の一端をなす抵抗領域を含む
抵抗の島は上記コンデンサに接続され、他の抵抗
の島は通常の電源電圧供給時において、上記コン
デンサの電圧から抵抗領域と抵抗の島との順方向
PN接合電圧を引いた電圧よりも高く、かつ電源
電圧に依存した直流バイアス電圧が印加されるも
のであり、かつ上記合成抵抗の値と各抵抗領域が
有する抵抗の値の比は電源電圧低下時において、
各抵抗領域と対応する抵抗の島とのPN接合が逆
バイアス破壊されることのない比に設定されてな
ることを特徴とする半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1335579A JPS55107254A (en) | 1979-02-09 | 1979-02-09 | Semiconductor integrated circuit device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1335579A JPS55107254A (en) | 1979-02-09 | 1979-02-09 | Semiconductor integrated circuit device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS55107254A JPS55107254A (en) | 1980-08-16 |
| JPH0126178B2 true JPH0126178B2 (ja) | 1989-05-22 |
Family
ID=11830783
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1335579A Granted JPS55107254A (en) | 1979-02-09 | 1979-02-09 | Semiconductor integrated circuit device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS55107254A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB0413164D0 (en) * | 2004-06-12 | 2004-07-14 | Ten Cate Plasticum Uk Ltd | Dispensing apparatus |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4913092U (ja) * | 1972-05-11 | 1974-02-04 |
-
1979
- 1979-02-09 JP JP1335579A patent/JPS55107254A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4913092U (ja) * | 1972-05-11 | 1974-02-04 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS55107254A (en) | 1980-08-16 |
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