JPS63232364A - 半導体装置 - Google Patents
半導体装置Info
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- JPS63232364A JPS63232364A JP6392387A JP6392387A JPS63232364A JP S63232364 A JPS63232364 A JP S63232364A JP 6392387 A JP6392387 A JP 6392387A JP 6392387 A JP6392387 A JP 6392387A JP S63232364 A JPS63232364 A JP S63232364A
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- JP
- Japan
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- emitter
- semiconductor device
- bipolar transistor
- pad
- transistor
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- Pending
Links
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- 239000000758 substrate Substances 0.000 claims abstract description 14
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- 230000010354 integration Effects 0.000 abstract description 4
- 230000003071 parasitic effect Effects 0.000 abstract description 3
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- 239000010410 layer Substances 0.000 description 15
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
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- Engineering & Computer Science (AREA)
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- Bipolar Transistors (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置における静電破壊防止強度向上技術
に関する。
に関する。
半導体基体表面にＩＪ ニアＩＣなどの内部回路が形成
され、同じ基体表面上に上記回路圧接続される外端子（
ポンディングパッド）を有する半導体装置において、ポ
ンディングパッドに対し高い静電圧が加えられたときに
上記内部回路の静電破壊を防止するための手段として、
従来より静電破壊防止ダイオードや抵抗が利用されてい
ることが知られている（Ｉ＃公昭５３−２１８３８）。
され、同じ基体表面上に上記回路圧接続される外端子（
ポンディングパッド）を有する半導体装置において、ポ
ンディングパッドに対し高い静電圧が加えられたときに
上記内部回路の静電破壊を防止するための手段として、
従来より静電破壊防止ダイオードや抵抗が利用されてい
ることが知られている（Ｉ＃公昭５３−２１８３８）。
たとえば静電破壊防止ダイオードは、第５図に示すよ５
Ｋ、半導体基体の表面層に形成したｎｐｎトランジスタ
のｐｎ接合を利用したものである。
Ｋ、半導体基体の表面層に形成したｎｐｎトランジスタ
のｐｎ接合を利用したものである。
この場合、エミッタｎ＋層６の一部を外端子（ＰＡＤ）
に接続し、ｎ＋層６とイー３９層５の一部を短絡させた
Ａｌの電極１０を内部回路Ａに接続する構造になってい
る。
に接続し、ｎ＋層６とイー３９層５の一部を短絡させた
Ａｌの電極１０を内部回路Ａに接続する構造になってい
る。
抵抗Ｒを利用したものは、第６図に示すように、たとえ
ばペース９層５（又はエミッタｎ＋層６）の抵抗の両端
電極１１．１２に外部接続用端子（バンド）及び内部回
路Ｘをそれぞれｋｌ配線を介して接続した構造を有する
。
ばペース９層５（又はエミッタｎ＋層６）の抵抗の両端
電極１１．１２に外部接続用端子（バンド）及び内部回
路Ｘをそれぞれｋｌ配線を介して接続した構造を有する
。
最近の半導体装置の微細化に伴い、表面の電極（配り間
距離はま丁まず接近し、たとえばベース電極・エミッタ
電極間距離（第１図１！ ）は平均して１０μｍ以下に
なると、外端子からの１００ｖ程度の静電気印加によっ
て、表面接合部に熱が発生し、接合の破壊を生じること
がわかった。
距離はま丁まず接近し、たとえばベース電極・エミッタ
電極間距離（第１図１！ ）は平均して１０μｍ以下に
なると、外端子からの１００ｖ程度の静電気印加によっ
て、表面接合部に熱が発生し、接合の破壊を生じること
がわかった。
また、静電破壊耐圧（強度）は電極間隔や、電極の幅に
正比例して太き（なるとされているが、全ての電極間隔
を広げることは集積度の低下につながり、好ましいこと
ではないことがわかった。
正比例して太き（なるとされているが、全ての電極間隔
を広げることは集積度の低下につながり、好ましいこと
ではないことがわかった。
本発明は上述した問題点を克服しようとするものである
。
。
すなわち本発明の目的とするところは、半導体装置にお
いて対静電破壊強度を有する素子構造を提供することに
ある。
いて対静電破壊強度を有する素子構造を提供することに
ある。
本邸において開示される発明のうち代表的なものの概要
を簡単に説明すれば下記のとおりである。
を簡単に説明すれば下記のとおりである。
すなわち、半導体基体の一生表面に形成されたバイポー
ラ形の第１トランジスタのベースまたはエミッタの少な
くともその一方が外端子（ボンディングバンド）に接続
され、他方が同じ基体の内部回路に接続された半導体装
置において、上記ペース電極コンタクト部とエミッタ領
域との間の距離（長さ）が、上記基板表面の他部に形成
され外端子と接続されない第２トランジスタ（内部回路
を構成するトランジスタ）におけるベース電極コンタク
ト部とエミッタ領域との間の距離（長さ）以上であり、
好ましくはおよそ２倍又はそれ以上な有する。
ラ形の第１トランジスタのベースまたはエミッタの少な
くともその一方が外端子（ボンディングバンド）に接続
され、他方が同じ基体の内部回路に接続された半導体装
置において、上記ペース電極コンタクト部とエミッタ領
域との間の距離（長さ）が、上記基板表面の他部に形成
され外端子と接続されない第２トランジスタ（内部回路
を構成するトランジスタ）におけるベース電極コンタク
ト部とエミッタ領域との間の距離（長さ）以上であり、
好ましくはおよそ２倍又はそれ以上な有する。
上記した手段によれば、ベース・エミッタ電極間隔をひ
ろげることにより、寄生抵抗・容量の値を大きくするこ
とにより耐静電破壊強度を大幅に向上でき、前記目的を
達成することができる。
ろげることにより、寄生抵抗・容量の値を大きくするこ
とにより耐静電破壊強度を大幅に向上でき、前記目的を
達成することができる。
第１図は本発明の一実施例を示すものであって、半導体
装置の平面図であり、第２図は第１図の■−ｘ’視断面
図である。
装置の平面図であり、第２図は第１図の■−ｘ’視断面
図である。
１はｐ−型Ｓｉ基板、２は基板１上にエビタキャル成長
させたｎ−型Ｓｉ層である。３はｎ＋型埋込層、４は素
子分離のためのｐ型拡散層である。
させたｎ−型Ｓｉ層である。３はｎ＋型埋込層、４は素
子分離のためのｐ型拡散層である。
Ｑ、、Ｑ、は上記ｐ層４により分離された島領域内にそ
れぞれ形成されたバイポーラｎｐｎトランジスタであっ
て、各島領域で５はペースｐ型拡散層、６はエミッタｎ
＋型拡散層、７はコレクタ取出ｎ＋型拡散層である。Ｂ
、 Ｅ、 Ｃ，Ｂ、 Ｅ、 Ｃ。
れぞれ形成されたバイポーラｎｐｎトランジスタであっ
て、各島領域で５はペースｐ型拡散層、６はエミッタｎ
＋型拡散層、７はコレクタ取出ｎ＋型拡散層である。Ｂ
、 Ｅ、 Ｃ，Ｂ、 Ｅ、 Ｃ。
はこれら拡散層にそれぞれにオーミック接続されたＡＩ
電極である。８は表面絶縁膜（Ｓ １０を等）である。
電極である。８は表面絶縁膜（Ｓ １０を等）である。
一方の第１バイポーラトランジスタＱ。
のエミッタ電極Ｅ１は外端子（ＰＡＤ）に接続されてい
る。他方の第２バイポーラトランジスタＱ。
る。他方の第２バイポーラトランジスタＱ。
はペース電極Ｂ、・エミッタ電極Ｅ、のいずれも外端子
に接続されない内部回路を構成するトランジスタである
。
に接続されない内部回路を構成するトランジスタである
。
トランジスタＱ、の電極Ｂ、Ｅ、間隔ｌ、は、トランジ
スタＱ、の電極Ｂ、Ｅ、間隔ｌ、に比して２〜３倍に大
きくとっである。正確にはトランジスタＱ１のベース電
極コンタクト部Ｂ、Ｃとエミッタ領域６との間の長さ！
、はトランジスタＱ２のベース電極コンタクト部Ｂ、Ｃ
とエミッタ領域６との間の長さｌ！より大きく形成され
、たとえば、ｌ、を１０μｍとする場合、！、は３０μ
ｍにとりである。
スタＱ、の電極Ｂ、Ｅ、間隔ｌ、に比して２〜３倍に大
きくとっである。正確にはトランジスタＱ１のベース電
極コンタクト部Ｂ、Ｃとエミッタ領域６との間の長さ！
、はトランジスタＱ２のベース電極コンタクト部Ｂ、Ｃ
とエミッタ領域６との間の長さｌ！より大きく形成され
、たとえば、ｌ、を１０μｍとする場合、！、は３０μ
ｍにとりである。
この実施例から得られる作用効果は下記のとおりである
。
。
バイポーラトランジスタにおける静電破壊耐圧は一般に
ベース・エミッタ電極間距離及びエミッタ接合の幅Ｗに
比例する。
ベース・エミッタ電極間距離及びエミッタ接合の幅Ｗに
比例する。
この実施例のように外端子に電極のいずれかが接続され
たトランジスタＱ１のベース・エミッタ電極間隔！、を
通常のトランジスタのベース・工ミッタ電極間隔７．−
１０μｍの３倍、３０μｍにひろげることにより、寄生
抵抗・容量が太き（なり対静電パルス強度を向上するこ
とになり、静電破壊を有効に防止する。なお、この方法
によればエミッタ接合幅をひろげろ手段と異なって集積
度低下を来すことなく、電極パターンを変更するのみで
前記目的の達成が可能である。
たトランジスタＱ１のベース・エミッタ電極間隔！、を
通常のトランジスタのベース・工ミッタ電極間隔７．−
１０μｍの３倍、３０μｍにひろげることにより、寄生
抵抗・容量が太き（なり対静電パルス強度を向上するこ
とになり、静電破壊を有効に防止する。なお、この方法
によればエミッタ接合幅をひろげろ手段と異なって集積
度低下を来すことなく、電極パターンを変更するのみで
前記目的の達成が可能である。
以上本発明によってなされた発明を実施例にもとづき具
体的に説明したが、本発明は上記実施例に限定されろも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない０ たとえば、第３図に示すように外端子と電極（ペースを
極）間にたとえば２００Ω以下の抵抗が入った場合にお
いても前記実施例と同様な効果が得られる。具体的には
、第４図に示すようにベース拡散パターンの一部９を細
く形成することにより、ペース内抵抗Ｒを形成する場合
である。
体的に説明したが、本発明は上記実施例に限定されろも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない０ たとえば、第３図に示すように外端子と電極（ペースを
極）間にたとえば２００Ω以下の抵抗が入った場合にお
いても前記実施例と同様な効果が得られる。具体的には
、第４図に示すようにベース拡散パターンの一部９を細
く形成することにより、ペース内抵抗Ｒを形成する場合
である。
本発明は表面にバイポーラ素子を有するＩＣ全般に適用
されるものである。
されるものである。
本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば下記のとおりである
。
て得られる効果を簡単に説明すれば下記のとおりである
。
すなわち、バイポーラＩＣにおいて、集積度を下げるこ
とな（静電破壊強化を実現する。
とな（静電破壊強化を実現する。
第１図は本発明の一実施例を示す半導体装置の一部平面
図である。 第２図は第１図におけるＡ−Ａ視断面図である。 第３図及び第４図は本発明の他の実施例をそれぞれに示
し、第３図は要部断面図、第４図は要部平面図である。 第５図及び第６図は静電破壊防止手段の各従来例を示す
断面図である。 １・・・ｐ−型Ｓｉ基板、２・・・エピタキシャル型Ｓ
ｉ層、３・・・ｎ＋埋込層、４・・・素子分離ｐ型拡散
層、５・・・ペースｐ型拡散層、６・・・エミッタｎ＋
型拡散第 ３ 図 第 ４ 図 第 ５ 図 第 ６ 図 Ａ／
図である。 第２図は第１図におけるＡ−Ａ視断面図である。 第３図及び第４図は本発明の他の実施例をそれぞれに示
し、第３図は要部断面図、第４図は要部平面図である。 第５図及び第６図は静電破壊防止手段の各従来例を示す
断面図である。 １・・・ｐ−型Ｓｉ基板、２・・・エピタキシャル型Ｓ
ｉ層、３・・・ｎ＋埋込層、４・・・素子分離ｐ型拡散
層、５・・・ペースｐ型拡散層、６・・・エミッタｎ＋
型拡散第 ３ 図 第 ４ 図 第 ５ 図 第 ６ 図 Ａ／
Claims (1)
- 【特許請求の範囲】 １、半導体基板の主面上に形成されたパッドと、上記基
板上に形成され、かつ、上記パッドに接続されたベース
又はエミッタ電極部を有する第１バイポーラトランジス
タと、上記基板上に形成され上記パッドと直接接続され
ないところの第２バイポーラトランジスタとを有し、上
記第１バイポーラトランジスタのベース電極接続部とエ
ミッタ領域との間の長さは、上記第２バイポーラトラン
ジスタのその長さより大きいことを特徴とする半導体装
置。 ２、上記第１バイポーラトランジスタの上記長さは、第
２バイポーラトランジスタの上記長さの少なくとも２倍
の値を有することを特徴とする特許請求の範囲第１項記
載の半導体装置。 ３、上記第１バイポーラトランジスタのベース電極とエ
ミッタ電極との間には２００Ω以下の抵抗値の抵抗が介
挿されている特許請求の範囲第３項記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6392387A JPS63232364A (ja) | 1987-03-20 | 1987-03-20 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6392387A JPS63232364A (ja) | 1987-03-20 | 1987-03-20 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63232364A true JPS63232364A (ja) | 1988-09-28 |
Family
ID=13243348
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6392387A Pending JPS63232364A (ja) | 1987-03-20 | 1987-03-20 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63232364A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0390438U (ja) * | 1989-12-28 | 1991-09-13 |
-
1987
- 1987-03-20 JP JP6392387A patent/JPS63232364A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0390438U (ja) * | 1989-12-28 | 1991-09-13 |
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