JPS6318657A - 積層抵抗素子及びそれを用いた半導体装置 - Google Patents
積層抵抗素子及びそれを用いた半導体装置Info
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- JPS6318657A JPS6318657A JP16190186A JP16190186A JPS6318657A JP S6318657 A JPS6318657 A JP S6318657A JP 16190186 A JP16190186 A JP 16190186A JP 16190186 A JP16190186 A JP 16190186A JP S6318657 A JPS6318657 A JP S6318657A
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- 239000000758 substrate Substances 0.000 claims abstract description 16
- 238000000926 separation method Methods 0.000 claims 2
- 238000009792 diffusion process Methods 0.000 abstract description 15
- 238000000034 method Methods 0.000 abstract description 8
- 230000010354 integration Effects 0.000 abstract description 7
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- 230000000694 effects Effects 0.000 description 3
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/0802—Resistors only
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体抵抗形成技術に関し、特に一つの半導体
基体表面に複数の抵抗を積層して形成する技術に関する
。
基体表面に複数の抵抗を積層して形成する技術に関する
。
本発明は主としてバイポーラ形ＩＣ（半導体集積回路）
における抵抗形成に利用されるべきものである。
における抵抗形成に利用されるべきものである。
モノリシックＩＣに用いられる抵抗としては、丸善（株
）１９６８年１１月発行集積回路・・ンドブノクｐ４９
２〜４９７に記載されている。その代表的なものとして
拡散抵抗があり、これは、ｐ型半導体基板の表面にｐ型
分離層（アイソンーション）によって囲まれたｎ型半導
体層（エピタキシャルｎ−８ｉ領域）を形成し、このｎ
層の表面にバイポーラトランジスタのベース拡散と同一
工程で形成された不純物導入層を形成し、この不純物導
入層を拡散として用いろ。
）１９６８年１１月発行集積回路・・ンドブノクｐ４９
２〜４９７に記載されている。その代表的なものとして
拡散抵抗があり、これは、ｐ型半導体基板の表面にｐ型
分離層（アイソンーション）によって囲まれたｎ型半導
体層（エピタキシャルｎ−８ｉ領域）を形成し、このｎ
層の表面にバイポーラトランジスタのベース拡散と同一
工程で形成された不純物導入層を形成し、この不純物導
入層を拡散として用いろ。
このような抵抗素子においては、低抵抗を得る場合は簡
単に可能であるが高抵抗を得ようとすれば抵抗素子の長
さが長くなり、それゆえ抵抗素子の占有面積が大きくな
り、集積密度が低下する。
単に可能であるが高抵抗を得ようとすれば抵抗素子の長
さが長くなり、それゆえ抵抗素子の占有面積が大きくな
り、集積密度が低下する。
集積密度を上げる方法として、エピタキシャル層を抵抗
の一部に利用することが考えられるが、バイポーラＩＣ
においてはエピタキシャル層トする島領域の底部には埋
めこまれた高濃度のｎ＋＋込層があるため所要とする抵
抗値を得ることは困難であることがわかった。
の一部に利用することが考えられるが、バイポーラＩＣ
においてはエピタキシャル層トする島領域の底部には埋
めこまれた高濃度のｎ＋＋込層があるため所要とする抵
抗値を得ることは困難であることがわかった。
本発明は上記した問題を克服したものであって、その目
的は、せまい半導体領域内で多種多様の抵抗形成が可能
となる多層抵抗構造を提供ｊろことにある。
的は、せまい半導体領域内で多種多様の抵抗形成が可能
となる多層抵抗構造を提供ｊろことにある。
本発明の前記ならびにそのほかの目的と新規な特徴は本
明細書の記述および添付図面からあきらかになろう。
明細書の記述および添付図面からあきらかになろう。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記のとおりである。
を簡単に説明すれば、下記のとおりである。
すなわち、エピタキシャルｎ型半導体層の表面にｐ型頭
域を形成して第１の抵抗とし、第１の抵抗直下のエピタ
キシャルｎ層を第２の抵抗とし、エピタキシャルｎ層底
部に埋め込まれたｐ型埋込層を第３の抵抗として上部に
取り出し交互に積層された抵抗としたものである。
域を形成して第１の抵抗とし、第１の抵抗直下のエピタ
キシャルｎ層を第２の抵抗とし、エピタキシャルｎ層底
部に埋め込まれたｐ型埋込層を第３の抵抗として上部に
取り出し交互に積層された抵抗としたものである。
上記した手段によれば、せまい範囲内の１箇所の半導体
領域内で２〜４個の抵抗を積層した形で得ることができ
、集積密度を高め、設計自由度を向上できる等前記発明
の目的を達成できる。
領域内で２〜４個の抵抗を積層した形で得ることができ
、集積密度を高め、設計自由度を向上できる等前記発明
の目的を達成できる。
第１図は本発明の一実施例を示すものであって、一つの
半導体基板に２つ以上の抵抗を積層して形成した状態を
示す断面図である。
半導体基板に２つ以上の抵抗を積層して形成した状態を
示す断面図である。
１１はｐ−型Ｓｉ基板、１２はエピタキシャルｎ−型Ｓ
ｉ層である。１３はｎ＋＋埋込層であらかじめｐ−基板
１１表面にｓｂ等をイオン注入し拡散したものである。
ｉ層である。１３はｎ＋＋埋込層であらかじめｐ−基板
１１表面にｓｂ等をイオン注入し拡散したものである。
１４はｐ＋型型埋低抵抗あって、ｎ＋＋込層を含む基板
１１０表面にＢ（ボロン）イオン注入しこのうえに成長
させたエピタキシャル０層１２内へ拡散したものである
。
１１０表面にＢ（ボロン）イオン注入しこのうえに成長
させたエピタキシャル０層１２内へ拡散したものである
。
１５はｐ＋＋散層でエピタキシャルｎ層表面からのアイ
ソレーシヲン工程を利用したイオン注入拡散によりｐ＋
＋込抵抗１４に接続されろように形成する。
ソレーシヲン工程を利用したイオン注入拡散によりｐ＋
＋込抵抗１４に接続されろように形成する。
２つのｐ＋＋散層１５．１５には電極１７ 、１．７が
設けられる。エピタキシャルハコ１２はＶ。０電位に接
続される。１６はｐ−拡散抵抗であってエピタキシャル
ｎ層の表面に浅いＢイオン注入拡散により形成される。
設けられる。エピタキシャルハコ１２はＶ。０電位に接
続される。１６はｐ−拡散抵抗であってエピタキシャル
ｎ層の表面に浅いＢイオン注入拡散により形成される。
ｐ−拡散抵抗１６の両端には電極１８．１８が設げられ
ろ。第２因は第１図に対応″５″る拡散パターンを示す
平面図である。
ろ。第２因は第１図に対応″５″る拡散パターンを示す
平面図である。
このような構造においては、ｐ十埋込層１４を抵抗とし
て使うことにより、ｐ−拡散抵抗１６の形成された一つ
の領域で２つの抵抗を高い集積密度をもって形成するこ
とが可能となる。
て使うことにより、ｐ−拡散抵抗１６の形成された一つ
の領域で２つの抵抗を高い集積密度をもって形成するこ
とが可能となる。
〔実施例２〕
第３図は本発明の他の一実施例を示し、一つの半導体基
板に４つの抵抗を積層して形成した場合を示す断面図で
ある。
板に４つの抵抗を積層して形成した場合を示す断面図で
ある。
この実施例では、エピタキシャルｎ−１１２ｆｉ面にｎ
＋＋散層１９，１９．２０．２０からなる電極取り出し
部を設けることにより、エピタキシャルｎ層】２を２つ
の抵抗として利用するものである。
＋＋散層１９，１９．２０．２０からなる電極取り出し
部を設けることにより、エピタキシャルｎ層】２を２つ
の抵抗として利用するものである。
丁なわち、ｐ拡散層１６の両端に電極を設げることによ
り第１の抵抗Ｒ，とする。
り第１の抵抗Ｒ，とする。
第１の抵抗Ｒ０の外側のｎ＋＋散層１９．１９に電極を
設けてエピタキシャルｎ−層１２を使った第３の抵抗（
高抵抗）Ｒ１とする。ｐ＋＋散層１５．１５にそれぞれ
電極を設げ、ｐ＋埋込暫１４を用いた第３の抵抗Ｒ８と
する。
設けてエピタキシャルｎ−層１２を使った第３の抵抗（
高抵抗）Ｒ１とする。ｐ＋＋散層１５．１５にそれぞれ
電極を設げ、ｐ＋埋込暫１４を用いた第３の抵抗Ｒ８と
する。
ｐ＋拡散層１５の外側の０４拡散層２０．２０に電極を
設けｎ＋埋込層１３を利用した第４の抵抗Ｒ３とする。
設けｎ＋埋込層１３を利用した第４の抵抗Ｒ３とする。
２］は外周に設げ１こアイソレーションｐ＋層で、外側
のｐ＋埋込層１４′と接続することにより内部に島領域
をつくる。このアイソレーションｐ＋層２１は上記ｐ＋
拡散層１５と同一工程で形成できる。上記積層抵抗素子
に隣接してバイポーラトランジスタが形成されているの
が理解できろ。
のｐ＋埋込層１４′と接続することにより内部に島領域
をつくる。このアイソレーションｐ＋層２１は上記ｐ＋
拡散層１５と同一工程で形成できる。上記積層抵抗素子
に隣接してバイポーラトランジスタが形成されているの
が理解できろ。
バイポーラトランジスタ（Ｂｉｐ ＴＲ３）はｐ拡散層
１６と同一工程で形成されたペース領域Ｂと、電極引き
出し部１９．２０と同一工程で形成されたエミッタ領域
Ｅ及びエピタキシャル層１２、ｎ＋埋込層１３、コレク
タ電極引き出し層５０で形成されたコレクタ領域Ｃとか
らなる。
１６と同一工程で形成されたペース領域Ｂと、電極引き
出し部１９．２０と同一工程で形成されたエミッタ領域
Ｅ及びエピタキシャル層１２、ｎ＋埋込層１３、コレク
タ電極引き出し層５０で形成されたコレクタ領域Ｃとか
らなる。
このように、本実施例では一つの島領域内に４つの各種
の抵抗を積層して形成することが可能である。
の抵抗を積層して形成することが可能である。
上記４つの抵抗は第４図に示すように、９層（１６，１
４）を使った抵抗Ｒ０とＲ８とを直列に接続し、ｎ層（
１２，１３）を使った抵抗Ｒ，ＩＲ４とを直列に接続す
るようにするとよい。この時は各抵抗Ｒ，、Ｒ，、Ｒ，
、Ｒ，の電圧関係に注意ｊ石必要がある。
４）を使った抵抗Ｒ０とＲ８とを直列に接続し、ｎ層（
１２，１３）を使った抵抗Ｒ，ＩＲ４とを直列に接続す
るようにするとよい。この時は各抵抗Ｒ，、Ｒ，、Ｒ，
、Ｒ，の電圧関係に注意ｊ石必要がある。
あるいは、第５図に示すように、Ｒ１とＲ１を並列に、
Ｒ２とＲ５とを並列に接続ｊるように使用するとよい。
Ｒ２とＲ５とを並列に接続ｊるように使用するとよい。
〔実施例３〕
第６図は本発明の他の一実施例を示す断面図である。
この場合はエピタキシャルｎ層１２を抵抗に使い、ｐ＋
層１５に対し、上部のｐ＋層】６にゲート電圧を加えろ
ことによりピンチ抵抗として使うものである。
層１５に対し、上部のｐ＋層】６にゲート電圧を加えろ
ことによりピンチ抵抗として使うものである。
すなわち、この場合９層１６はゲー） （Ｇ） 、エピ
タキシャルｎ層の表面ｎ層層１９はソース（Ｓ）。
タキシャルｎ層の表面ｎ層層１９はソース（Ｓ）。
ドレイン（Ｄ）となってＪ−ＦＥＴの原理によってチャ
ネル部ｎ層の電流を制御し可変抵抗として使用ｊること
かできる。
ネル部ｎ層の電流を制御し可変抵抗として使用ｊること
かできる。
〔実施例４〕
第７図は本発明の他の一実施例を示す断面図である。こ
の場合は積層抵抗をポンディングパッドの下地構造に利
用した例であり、抵抗の占有面積上にポンディングパッ
ドを形成し、ポンディングパッド下のデッドスペースの
有効利用を計りＩＣのチップ面積の増加を防止する。
の場合は積層抵抗をポンディングパッドの下地構造に利
用した例であり、抵抗の占有面積上にポンディングパッ
ドを形成し、ポンディングパッド下のデッドスペースの
有効利用を計りＩＣのチップ面積の増加を防止する。
２２はフィールド酸化膜（Ｓｉｎ、）、２３はＡ２から
なるポンディングパッド、２４はワイヤボンディングに
よる金ボールである。
なるポンディングパッド、２４はワイヤボンディングに
よる金ボールである。
このポンディングパッド直下に９層１６、エピタキシャ
ルｎ層１２、ｐ＋埋込層１４、ｎ＋埋込層１３を積層し
た部分が設けられる。この場合酸化膜直下の９層１６は
電気的にフローティングの状態とする。
ルｎ層１２、ｐ＋埋込層１４、ｎ＋埋込層１３を積層し
た部分が設けられる。この場合酸化膜直下の９層１６は
電気的にフローティングの状態とする。
このような構造において、ボンディングの際にバット下
の酸化膜にダメージ２５を受けた場合にも、９層１６が
フローティングであることによりダメージの影響が基板
側に及ぼすことがなくなる。
の酸化膜にダメージ２５を受けた場合にも、９層１６が
フローティングであることによりダメージの影響が基板
側に及ぼすことがなくなる。
以上本発明者によってなされた発明を実施例にもとづき
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。
本発明はバイポーラＩＣ一般に適用ｊろことができる。
本願において開示される発明のうち代表的なものによっ
て得られろ効果を簡単に説明すれば下記のとおりである
。
て得られろ効果を簡単に説明すれば下記のとおりである
。
多種多様の抵抗形成が可能となり、集積密度を向上でき
るとともに設計自由度を高めろことになった。
るとともに設計自由度を高めろことになった。
第１図は本発明の一実施例を示す断面図である。
第２図は第１図に対応する平面図である。
第３図は本発明の他の一実施例を示す断面図である。
第４図及び第５図は第３図に関連ｊろ回路区である。
第６図および第７図は本発明の他の実施例な示１断面図
である。 １１・・・ｐ Ｓ １ｉＪＬ １２・・・エピタキ
シャルｎ−層、１３・・・口“埋込層、１４・・・ｐ＋
埋込層、】５・・・ｐ拡散層、１６・・浅いｐ層、１７
．１８・・・Ａ［電極、１９．２０・・ｎ＋拡散層。 ／ダー闇３の多≦ ／に−’ｄ、ｔへ啄述 第 ６ 図 ／♂ ／／ 第 ７ 図 ′ざ ゝ７
である。 １１・・・ｐ Ｓ １ｉＪＬ １２・・・エピタキ
シャルｎ−層、１３・・・口“埋込層、１４・・・ｐ＋
埋込層、】５・・・ｐ拡散層、１６・・浅いｐ層、１７
．１８・・・Ａ［電極、１９．２０・・ｎ＋拡散層。 ／ダー闇３の多≦ ／に−’ｄ、ｔへ啄述 第 ６ 図 ／♂ ／／ 第 ７ 図 ′ざ ゝ７
Claims (1)
- 【特許請求の範囲】 １、基板内に設けられた第１の抵抗素子と、上記第１の
抵抗素子の下に設けられた第２の抵抗素子とを有し、上
記第１の抵抗素子と上記第２の抵抗素子が積層状に形成
されてなる積層抵抗素子。 ２、上記第１の抵抗素子の延在方向と上記第２の抵抗素
子の延在方向とは同一であることを特徴とする特許請求
の範囲第１項記載の積層抵抗素子。 ３、上記第１の抵抗素子は上記基板表面に形成された半
導体領域を用いてなり、上記第２の抵抗素子は、上記半
導体領域下の半導体層を用いてなる特許請求の範囲第１
項記載の積層抵抗素子。 ４、半導体基板上の一部分に形成された半導体素子と上
記半導体素子の形成された領域から離間して形成された
第１、第２、第３の積層された抵抗素子と、上記半導体
素子と上記積層された抵抗素子の間に設けられて各々を
電気的に独立状態とする分離層を有し、上記第３の抵抗
素子は上記半導体基板内部に埋込まれた埋込層と上記分
離層と共に形成された電極引き出し層とからなることを
特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16190186A JPS6318657A (ja) | 1986-07-11 | 1986-07-11 | 積層抵抗素子及びそれを用いた半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16190186A JPS6318657A (ja) | 1986-07-11 | 1986-07-11 | 積層抵抗素子及びそれを用いた半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6318657A true JPS6318657A (ja) | 1988-01-26 |
Family
ID=15744167
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16190186A Pending JPS6318657A (ja) | 1986-07-11 | 1986-07-11 | 積層抵抗素子及びそれを用いた半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6318657A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0881684A1 (en) * | 1997-05-29 | 1998-12-02 | EM Microelectronic-Marin SA | Integrated circuit resistor structure |
| JP2010278243A (ja) * | 2009-05-28 | 2010-12-09 | Sanyo Electric Co Ltd | 半導体保護装置 |
-
1986
- 1986-07-11 JP JP16190186A patent/JPS6318657A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0881684A1 (en) * | 1997-05-29 | 1998-12-02 | EM Microelectronic-Marin SA | Integrated circuit resistor structure |
| JP2010278243A (ja) * | 2009-05-28 | 2010-12-09 | Sanyo Electric Co Ltd | 半導体保護装置 |
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