JPS63260161A - 半導体入力保護装置 - Google Patents
半導体入力保護装置Info
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- JPS63260161A JPS63260161A JP62094424A JP9442487A JPS63260161A JP S63260161 A JPS63260161 A JP S63260161A JP 62094424 A JP62094424 A JP 62094424A JP 9442487 A JP9442487 A JP 9442487A JP S63260161 A JPS63260161 A JP S63260161A
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Classifications
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- H01—ELECTRIC ELEMENTS
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、静電気などにより入力端子に加えられる外部
サージから内部回路を保護するための半導体入力保護装
置に関する。
サージから内部回路を保護するための半導体入力保護装
置に関する。
第２図（＾）は半導体入力保護装置の従来例の等価回路
図、第２図ＣＢ）は第２図（Ａ）の回路のマスクパター
ンを示す図である。
図、第２図ＣＢ）は第２図（Ａ）の回路のマスクパター
ンを示す図である。
半導体入力保護回路は多結晶シリコンまたは拡散層から
成る抵抗体１ｃとＭＯＳトランジスタ〒Ｒ１から構成さ
れている。入力ポンディングパッド５ａは、スルーホー
ル６を経て入力ワイヤがボンディングされている。不純
物拡散層抵抗体１ｃは、コンタクト３Ｃを介して入力ポ
ンディングパッド５ａに接続されている。不純物拡散層
抵抗体１ｃの他端はコンタクト３ｄを介してＭＯＳ）ラ
ンジスタＴＲ，のドレイン８および内部回路の入力トラ
ンジスタＴＨのゲートに接続されている。
成る抵抗体１ｃとＭＯＳトランジスタ〒Ｒ１から構成さ
れている。入力ポンディングパッド５ａは、スルーホー
ル６を経て入力ワイヤがボンディングされている。不純
物拡散層抵抗体１ｃは、コンタクト３Ｃを介して入力ポ
ンディングパッド５ａに接続されている。不純物拡散層
抵抗体１ｃの他端はコンタクト３ｄを介してＭＯＳ）ラ
ンジスタＴＲ，のドレイン８および内部回路の入力トラ
ンジスタＴＨのゲートに接続されている。
ＭＯＳ）ランジスタＴＲ１の多結晶シリコンゲート２は
コンタクト４を介して接地電位の金属配線層５ｃと接続
され、また、ＭＯＳトランジスタＴＲ。
コンタクト４を介して接地電位の金属配線層５ｃと接続
され、また、ＭＯＳトランジスタＴＲ。
のソース７も金属配線層５Ｃに接続されている。
節点Ａ（金属配線層５）に存在する寄生容量Ｃｓｔと不
純物拡散層抵抗体１ｃの抵抗値Ｒで決まる時定数τ＝Ｃ
５ＬｅＲにより、入力端子から印加される外部サージの
ピーク電圧を下げると共に、ＭＯＳトランジスタＴＲ，
のパンチスルーを利用してサージの電荷を逃がし１節点
Ａにおける電圧を低下させることになり、入力トランジ
スタＴＲのゲートと基板間にかかる電界強度を小さくし
てゲート酸化膜の破壊などを防止するものである。
純物拡散層抵抗体１ｃの抵抗値Ｒで決まる時定数τ＝Ｃ
５ＬｅＲにより、入力端子から印加される外部サージの
ピーク電圧を下げると共に、ＭＯＳトランジスタＴＲ，
のパンチスルーを利用してサージの電荷を逃がし１節点
Ａにおける電圧を低下させることになり、入力トランジ
スタＴＲのゲートと基板間にかかる電界強度を小さくし
てゲート酸化膜の破壊などを防止するものである。
なお、抵抗体ＩＣを、例えばＮ型不純物拡散層でＰ型基
板上に形成した場合、抵抗体ＩＣのＮ＋型不純物領域と
Ｐ型基板で必然的に形成されるＮ４″Ｐダイオードは入
力端子からの外部サージ電圧によってブレイクダウンし
、ブレイクダウン電流がＮ” Ｐダイオードの逆方向特
性により基板へ流れる。その結果、抵抗体ＩＣにかかる
入力サージが緩和される。
板上に形成した場合、抵抗体ＩＣのＮ＋型不純物領域と
Ｐ型基板で必然的に形成されるＮ４″Ｐダイオードは入
力端子からの外部サージ電圧によってブレイクダウンし
、ブレイクダウン電流がＮ” Ｐダイオードの逆方向特
性により基板へ流れる。その結果、抵抗体ＩＣにかかる
入力サージが緩和される。
Ｊ：述した従来の半導体入力保護装置は、実際にはヤス
クレイアウトに大きく依存し、マスクレイアウト上の制
約となることが多いという欠点がある。たとえば、第２
図（Ｂ）において入力端子（入力ポンディングパッド５
ａ）に外部サージが印加されると、拡散層抵抗体１ｃと
ＭＯＳ）ランジスタ丁Ｒ，に伝達される以前に、まず入
力ポンディングパッド５ａと不純物拡散層ＩＣを接続す
るコンタクト３Ｃにサージがかかり、コンタクト３Ｃ付
近の不純物拡散層ＩＣの接合がブレイクダウンしてしま
う、このとき、コンタクト３Ｃの近傍に他の基準電位の
不純物拡散層１ｅの領域が存在すると不純物拡散層１ｃ
−基板（Ｐ型）−不純物拡散層１ｅで形成されるＮ”
ＰＮ”バイポーラ異常電流が拡散層１ｅに集中し、その
接合部が瞬時的に高温になり接合部の破壊や上部アルミ
配線層５ｅの溶融、短絡を引き起こす、また、この場合
、不純物拡散層１ｅがコンタクト３ｅを１つしかもたな
い小さなものである場合にはさらに問題が顕著となる。
クレイアウトに大きく依存し、マスクレイアウト上の制
約となることが多いという欠点がある。たとえば、第２
図（Ｂ）において入力端子（入力ポンディングパッド５
ａ）に外部サージが印加されると、拡散層抵抗体１ｃと
ＭＯＳ）ランジスタ丁Ｒ，に伝達される以前に、まず入
力ポンディングパッド５ａと不純物拡散層ＩＣを接続す
るコンタクト３Ｃにサージがかかり、コンタクト３Ｃ付
近の不純物拡散層ＩＣの接合がブレイクダウンしてしま
う、このとき、コンタクト３Ｃの近傍に他の基準電位の
不純物拡散層１ｅの領域が存在すると不純物拡散層１ｃ
−基板（Ｐ型）−不純物拡散層１ｅで形成されるＮ”
ＰＮ”バイポーラ異常電流が拡散層１ｅに集中し、その
接合部が瞬時的に高温になり接合部の破壊や上部アルミ
配線層５ｅの溶融、短絡を引き起こす、また、この場合
、不純物拡散層１ｅがコンタクト３ｅを１つしかもたな
い小さなものである場合にはさらに問題が顕著となる。
このように、従来の半導体入力保護装置では他の入力端
子に付属している入力保護装置、内部回路などの拡散層
との位置関係に注意を嬰し、これらの位置関係はマスク
レイアウトの制約事項となっている。
子に付属している入力保護装置、内部回路などの拡散層
との位置関係に注意を嬰し、これらの位置関係はマスク
レイアウトの制約事項となっている。
本発明の目的は、レイアウトの自由度が高く、保護機能
の高い半導体入力保護装置を提供することである。
の高い半導体入力保護装置を提供することである。
本発明の半導体入力保護装置は、
半導体装置内部回路保護のために半導体装置入力端子と
半導体装置内部回路の間に形成された第１の導電型の不
純物拡散・層抵抗体を有し、第２の導電型の半導体基板
上に形成された半導体入力保護装置において、 入力端子に接続されている第１の導電型の第１の不純物
拡散層と、 第１の不純物拡散層に近接して平行に延在し、接地端子
または電源端子に接続されている第１の導電型の第２の
不純物拡散層を有し、 第１．第２の不純物拡散層領域間の分離領域上には導電
性電極層が存在しておらず、かつ第１゜第２の不純物拡
散層がいずれも前記抵抗体から分離された素子形成領域
に形成されていることを特徴とする。
半導体装置内部回路の間に形成された第１の導電型の不
純物拡散・層抵抗体を有し、第２の導電型の半導体基板
上に形成された半導体入力保護装置において、 入力端子に接続されている第１の導電型の第１の不純物
拡散層と、 第１の不純物拡散層に近接して平行に延在し、接地端子
または電源端子に接続されている第１の導電型の第２の
不純物拡散層を有し、 第１．第２の不純物拡散層領域間の分離領域上には導電
性電極層が存在しておらず、かつ第１゜第２の不純物拡
散層がいずれも前記抵抗体から分離された素子形成領域
に形成されていることを特徴とする。
入力端子に接続されている第１の導電型の第１の不純物
拡散層、第２の導電型の半導体基板および、接地端子ま
たは電源端子に接続されている第１の導電型の第２の不
純物拡散層は、ＮＰＮまたはＰＮＰ接合を構成する。入
力端子にサージ電圧がかかって、第１．第２の不純物拡
散層の電圧がパンチスルー電圧以上になると、パンチス
ルー効果によって、第１．第２の不純物拡散層が短絡状
態になり、入力端子の電圧は下り、入力回路が保護され
る。
拡散層、第２の導電型の半導体基板および、接地端子ま
たは電源端子に接続されている第１の導電型の第２の不
純物拡散層は、ＮＰＮまたはＰＮＰ接合を構成する。入
力端子にサージ電圧がかかって、第１．第２の不純物拡
散層の電圧がパンチスルー電圧以上になると、パンチス
ルー効果によって、第１．第２の不純物拡散層が短絡状
態になり、入力端子の電圧は下り、入力回路が保護され
る。
また、第１．第２の不純物拡散層と内部回路保護用抵抗
体とは分離された素子形成領域に形成されているので、
第１または第２の不純物拡散層と前記抵抗体との間には
バイポーラ伝導は生じない、したがって、第１および第
２の不純物拡散層間の間隔を充分小さくとっておくと、
入力端子にサージ電圧が印加されたとき、先ずパンチス
ルーが起きてサージ電圧が引下げられ、その引下げられ
た電圧が抵抗体に印加される。さらに、抵抗体の電圧は
、抵抗体の抵抗値と浮遊容量による時定数によって立上
りが抑制されピーク値が低下する。
体とは分離された素子形成領域に形成されているので、
第１または第２の不純物拡散層と前記抵抗体との間には
バイポーラ伝導は生じない、したがって、第１および第
２の不純物拡散層間の間隔を充分小さくとっておくと、
入力端子にサージ電圧が印加されたとき、先ずパンチス
ルーが起きてサージ電圧が引下げられ、その引下げられ
た電圧が抵抗体に印加される。さらに、抵抗体の電圧は
、抵抗体の抵抗値と浮遊容量による時定数によって立上
りが抑制されピーク値が低下する。
このように２段の動作で入力回路が保護されるとともに
、この第１．第２の不純物拡散層から成る入力保護装置
がＬＳＩの他の回路と分離された素子形成領域に形成さ
れるので、他の回路との位置関係に対する制約が除かれ
、入力保護装置のレイアウトが容易になる。
、この第１．第２の不純物拡散層から成る入力保護装置
がＬＳＩの他の回路と分離された素子形成領域に形成さ
れるので、他の回路との位置関係に対する制約が除かれ
、入力保護装置のレイアウトが容易になる。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図（Ａ）は本発明の半導体入力保護装置の一実施例
の平面図、第１図ＣＢ）は第１図（Ａ）のＸ−Ｙ線断面
図を示す。
の平面図、第１図ＣＢ）は第１図（Ａ）のＸ−Ｙ線断面
図を示す。
本実施例において、入力ポンディングパッド５ａ（入力
端子）、ボンディング用スルーホール６は従来例と同様
であるが、ポンディングパッド５ａはコンタクト４ａを
介して不純物（リン）を含んだ低抵抗多結晶シリコンＭ
２ａに接続され。
端子）、ボンディング用スルーホール６は従来例と同様
であるが、ポンディングパッド５ａはコンタクト４ａを
介して不純物（リン）を含んだ低抵抗多結晶シリコンＭ
２ａに接続され。
さらにコンタクト３ａを介してＰ型半導体基板１１の上
に形成されたＮ型不純物（ヒ素）拡散層１ａに接続され
ている。全く同様に、不純物拡散層１ａと対向するＮ型
不純物拡散層１ｂと接地電位あるいは電源電位の金属（
アルミニウム）配線５ｂとの接続もコンタク）３ｂ、不
純物（例えばリン）を含んだ多結晶シリコン層２ｂ、コ
ンタクト４ｂを介して形成されている。
に形成されたＮ型不純物（ヒ素）拡散層１ａに接続され
ている。全く同様に、不純物拡散層１ａと対向するＮ型
不純物拡散層１ｂと接地電位あるいは電源電位の金属（
アルミニウム）配線５ｂとの接続もコンタク）３ｂ、不
純物（例えばリン）を含んだ多結晶シリコン層２ｂ、コ
ンタクト４ｂを介して形成されている。
不純物拡散層１ａと１ｂとの間隔は４ｇｍで、長さ １
００μｓにわたってこの対向した領域１ ａ、 １ ｂ
に常に一様な電界が加わるために、コンタク）３ａ。
００μｓにわたってこの対向した領域１ ａ、 １ ｂ
に常に一様な電界が加わるために、コンタク）３ａ。
４ａ、３ｂ、４ｂ’の形状や入力ポンディングパッド５
ａおよび金属配線層５ｂ（アルミ配線）の端も。
ａおよび金属配線層５ｂ（アルミ配線）の端も。
第１図（Ａ）に示されているように、前記対向領域ｌａ
、ｌｂと平行に配置されている。フィールド酸化膜１２
は、不純物拡散膜１ ａ、 １ ｂを含む入力保護回路
を、不純物拡散層抵抗体ＩＣおよび内部回路（図示せず
）から分離している。ゲート酸化物１３は、多結晶シリ
コン層２ａが内部回路のトランジスタのゲートとともに
形成されるので、ゲート下の絶縁膜として形成されたも
ので、本発明の構成に必要な要素ではない、その他、居
間絶縁膜！４は、各層を絶縁し、半導体装置全体は、ス
ルーホール６の領域を除いて厚いカバー酸化膜１５が被
着されている。
、ｌｂと平行に配置されている。フィールド酸化膜１２
は、不純物拡散膜１ ａ、 １ ｂを含む入力保護回路
を、不純物拡散層抵抗体ＩＣおよび内部回路（図示せず
）から分離している。ゲート酸化物１３は、多結晶シリ
コン層２ａが内部回路のトランジスタのゲートとともに
形成されるので、ゲート下の絶縁膜として形成されたも
ので、本発明の構成に必要な要素ではない、その他、居
間絶縁膜！４は、各層を絶縁し、半導体装置全体は、ス
ルーホール６の領域を除いて厚いカバー酸化膜１５が被
着されている。
次に、本実施例の動作について説明する。
入力ポンディングパッド５ａにサージ電圧が印加される
と、入力ボンディングパッド５ａに接続された不純物拡
散層１ａと接地電位あるいは電源電位に保たれた不純物
拡散層１ｂが前記のように極めて狭い間隔で形成されて
いるため、サージ電圧による不純物拡散層１ａの空乏層
が接地電位あるいは電源電位に接続された不純物拡散層
１ｂに達し、すなわちパンチスルーを起こし、不純物拡
散層１ａとｌｂが短絡状態になる。このとき入力ポンデ
ィングパッド５ａに接続されている不純物拡散層抵抗体
ＩＣはフィールド酸化膜１２によって不純物拡散層１ａ
および１ｂから分離して配置されているので、不純物拡
散層抵抗体１ｃと不純物拡散層１ａまたはｉｂとの間に
ＮＰＮバイポーラ伝導は生じない、さらに、不純物拡散
層抵抗体１ｃの抵抗値Ｒおよびその浮遊容量Ｃ奪による
時定数τＲ＝Ｃλ・Ｒに比べ、不純物拡散層１ａから１
ｂヘパンチスルーする応答時間を短くしであるので（不
純物拡散層１ ａ、 ｌ ｂの間隔を４０μｓにしであ
る）、入力ポンディングパッド５ａに印加されたサージ
電圧による電流は、先ず不純物拡散層１ａからｌｂヘパ
ンチスルーする。そのため、不純物拡散層抵抗体１ｃに
かかる電圧がパンチスルー電圧まで引下げられ、さらに
前記時定数τＲ＝Ｃλ・Ｒで抵抗体１ｃの電圧の立上り
が抑制されることにより、ピーク電圧が低下し、内部回
路の入力ゲートが保護されている。
と、入力ボンディングパッド５ａに接続された不純物拡
散層１ａと接地電位あるいは電源電位に保たれた不純物
拡散層１ｂが前記のように極めて狭い間隔で形成されて
いるため、サージ電圧による不純物拡散層１ａの空乏層
が接地電位あるいは電源電位に接続された不純物拡散層
１ｂに達し、すなわちパンチスルーを起こし、不純物拡
散層１ａとｌｂが短絡状態になる。このとき入力ポンデ
ィングパッド５ａに接続されている不純物拡散層抵抗体
ＩＣはフィールド酸化膜１２によって不純物拡散層１ａ
および１ｂから分離して配置されているので、不純物拡
散層抵抗体１ｃと不純物拡散層１ａまたはｉｂとの間に
ＮＰＮバイポーラ伝導は生じない、さらに、不純物拡散
層抵抗体１ｃの抵抗値Ｒおよびその浮遊容量Ｃ奪による
時定数τＲ＝Ｃλ・Ｒに比べ、不純物拡散層１ａから１
ｂヘパンチスルーする応答時間を短くしであるので（不
純物拡散層１ ａ、 ｌ ｂの間隔を４０μｓにしであ
る）、入力ポンディングパッド５ａに印加されたサージ
電圧による電流は、先ず不純物拡散層１ａからｌｂヘパ
ンチスルーする。そのため、不純物拡散層抵抗体１ｃに
かかる電圧がパンチスルー電圧まで引下げられ、さらに
前記時定数τＲ＝Ｃλ・Ｒで抵抗体１ｃの電圧の立上り
が抑制されることにより、ピーク電圧が低下し、内部回
路の入力ゲートが保護されている。
以上説明したように本発明は、半導体基板上に、該基板
と逆導電型の第１．第２の不純物拡散層を狭い間隔で形
成することにより、第１の不純物拡散層・半導体基板・
第２の不純物拡散層接合のパンチスルー効果によって、
入力端子に印加されたサージ電圧を、接地電位または電
源電位に引下げてサージ電圧の内部回路への影響を低下
させることができ、さらに、第１．第２の不純物拡散層
を他の回路から分離して形成することにより、他の回路
との位置関係について考慮することなしに入力保護回路
のレイアウトを自由にすることができる効果がある。
と逆導電型の第１．第２の不純物拡散層を狭い間隔で形
成することにより、第１の不純物拡散層・半導体基板・
第２の不純物拡散層接合のパンチスルー効果によって、
入力端子に印加されたサージ電圧を、接地電位または電
源電位に引下げてサージ電圧の内部回路への影響を低下
させることができ、さらに、第１．第２の不純物拡散層
を他の回路から分離して形成することにより、他の回路
との位置関係について考慮することなしに入力保護回路
のレイアウトを自由にすることができる効果がある。
第１図（Ａ）は本発明の半導体入力保護装置の一実施例
の平面図、第１図（Ｂ）は第１図（Ａ）のＸ−Ｙ断面図
、第２図（Ａ）は半導体入力保護回路の従来例の等価回
路図、第２図（Ｂ）は第２図（Ａ）の回路のマスクパタ
ーンを示す図である。 ｌａ、ｌｂ・・・不純物拡散層。 ＩＣ・・・不純物拡散層抵抗体、 ２ａ、２ｂ・・・多結晶シ、リコン、 ３ａ、３ｂ、３ｃ、４ａ、４ｂ ・・−：１７タクト、
５ａ・・・入力ポンディングパッド。 ５ｂ・・・金属配線層、 ６・・・スルーホール、 １１・・・半導体基板、 １２・・・フィールド酸化膜、 １３・・・ゲート酸化膜、 １４・・・層間絶縁膜、 １５・・・カバー酸化膜。 ｊ８１ 図 （Ａ） （Ｂ） 第２図
の平面図、第１図（Ｂ）は第１図（Ａ）のＸ−Ｙ断面図
、第２図（Ａ）は半導体入力保護回路の従来例の等価回
路図、第２図（Ｂ）は第２図（Ａ）の回路のマスクパタ
ーンを示す図である。 ｌａ、ｌｂ・・・不純物拡散層。 ＩＣ・・・不純物拡散層抵抗体、 ２ａ、２ｂ・・・多結晶シ、リコン、 ３ａ、３ｂ、３ｃ、４ａ、４ｂ ・・−：１７タクト、
５ａ・・・入力ポンディングパッド。 ５ｂ・・・金属配線層、 ６・・・スルーホール、 １１・・・半導体基板、 １２・・・フィールド酸化膜、 １３・・・ゲート酸化膜、 １４・・・層間絶縁膜、 １５・・・カバー酸化膜。 ｊ８１ 図 （Ａ） （Ｂ） 第２図
Claims (1)
- 【特許請求の範囲】 半導体装置内部回路保護のために半導体装置入力端子と
半導体装置内部回路の間に形成された第１の導電型の不
純物拡散層抵抗体を有し、第２の導電型の半導体基板上
に形成された半導体入力保護装置において、 入力端子に接続されている第１の導電型の第１の不純物
拡散層と、 第１の不純物拡散層に近接して平行に延在し、接地端子
または電源端子に接続されている第１の導電型の第２の
不純物拡散層を有し、 第１、第２の不純物拡散層領域間の分離領域上には導電
性電極層が存在しておらず、かつ第１、第２の不純物拡
散層がいずれも前記抵抗体から分離された素子形成領域
に形成されていることを特徴とする半導体入力保護装置
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62094424A JPH0793361B2 (ja) | 1987-04-17 | 1987-04-17 | 半導体入力保護装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62094424A JPH0793361B2 (ja) | 1987-04-17 | 1987-04-17 | 半導体入力保護装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63260161A true JPS63260161A (ja) | 1988-10-27 |
| JPH0793361B2 JPH0793361B2 (ja) | 1995-10-09 |
Family
ID=14109847
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62094424A Expired - Lifetime JPH0793361B2 (ja) | 1987-04-17 | 1987-04-17 | 半導体入力保護装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0793361B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05129526A (ja) * | 1991-09-16 | 1993-05-25 | Samsung Electron Co Ltd | 半導体装置の静電気放電保護装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57190359A (en) * | 1981-05-19 | 1982-11-22 | Toshiba Corp | Protecting device for semiconductor |
| JPS61237472A (ja) * | 1985-04-15 | 1986-10-22 | Nec Corp | 半導体装置 |
-
1987
- 1987-04-17 JP JP62094424A patent/JPH0793361B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57190359A (en) * | 1981-05-19 | 1982-11-22 | Toshiba Corp | Protecting device for semiconductor |
| JPS61237472A (ja) * | 1985-04-15 | 1986-10-22 | Nec Corp | 半導体装置 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05129526A (ja) * | 1991-09-16 | 1993-05-25 | Samsung Electron Co Ltd | 半導体装置の静電気放電保護装置 |
| JPH077820B2 (ja) * | 1991-09-16 | 1995-01-30 | サムサン エレクトロニクス シーオー．， エルティーディー | 半導体装置の静電気放電保護装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0793361B2 (ja) | 1995-10-09 |
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