JPH09237795A - 化合物半導体装置 - Google Patents

Abstract

(57)【要約】 【課題】 ｎ型ＧａＡｓのチャネル領域の表面準位の発
生を防止する。 【解決手段】 チャネル領域となるｎ型ＧａＡｓ層１１
と、該ｎ型ＧａＡｓ層１１上に直接接触して配設された
ゲート電極１３と、該ｎ型ＧａＡｓ層１１上に配設され
たソース・ドレイン電極１４、１５と、前記ゲート電極
１３とソース・ドレイン電極１４、１５との間の前記ｎ
型ＧａＡｓ層１１上に、該ＧａＡｓ層１１に格子整合し
たＧａＩｎＰ層２０をパッシベーション層として備えた
ことを特徴とする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、化合物半導体装置
に係り、特にＧａＡｓ ＭＥＳＦＥＴ（Metal Semicond
uctor Field Effect Transistor）、ＧａＡｓ ＨＥＭ
Ｔ（High ElectronMobility Transistor)等のデバイス
のパッシベーション層の構造に関する。

【０００２】

【従来の技術】ＧａＡｓ ＭＥＳＦＥＴ、ＨＥＭＴ等の
デバイスは、電子の移動度が高く、超高速・超高周波用
途のデバイスとして好適であり、近年携帯電話等の用途
に広く用いられている。しかしながら、このＧａＡｓデ
バイスは、パッシベーション（表面保護）がシリコンデ
バイスと比較して難しく、発振用の素子として用いる場
合には、位相雑音の改善、高出力用の素子として用いる
場合には、高出力化、高利得化、高効率化、直線性の改
善等が要請されている。

【０００３】図１２は、従来のＧａＡｓパワーＭＥＳＦ
ＥＴの構造の一例を示す。尚、この構造は「2.9V Opera
tion GaAs Power MESFET（IEEE ELECTRON DEVICE LETTE
RS,VOL. 15,NO.9,September 1994）」と題する論文に記
載されたものである。このＧａＡｓデバイスの構造は、
ＧａＡｓ基板１０上にチャネル領域となるｎ型ＧａＡｓ
層１１が形成されている。ｎ型ＧａＡｓ層１１は、Ｇａ
Ａｓ基板１０とバッファ層であるアンドープ（Undoped)
層１０Ａを介して絶縁分離されている。

【０００４】チャネル領域１１上には、ソース電極１４
及びドレイン電極１５が設けられている。そして、両電
極１４、１５間にはリセスエッチが施され、リセスエッ
チされた部分１２にゲート電極１３が配置され、ｎ型Ｇ
ａＡｓ層１１と直接接触することにより、ショットキ接
合を形成している。リセスエッチは、表面のアンドープ
ＧａＡｓ層１６をエッチングしてｎ型ＧａＡｓ層１１を
露出させると共に、ソース電極とドレイン電極間の抵抗
値を調整し、且つゲート電極とドレイン電極間の耐圧を
向上させる等の目的により行われる。

【０００５】チャネル領域となるｎ型ＧａＡｓ層１１表
面上のソース・ドレイン電極１４、１５とゲート電極１
３間には、アンドープＧａＡｓ層１６がパッシベーショ
ン（保護）膜として設けられている。ｎ型ＧａＡｓ層１
１の表面には、パッシベーション層がないと表面準位が
多く存在して、このため厚い自然空乏層が形成され、そ
の部分はキャリアが存在できず、電流が流れにくくなる
という、いわゆるチャネルの狭窄現象が大きくなること
が知られている。係るチャネルの狭窄現象は、ＧａＡｓ
デバイスの高出力化、高効率化等の妨げとなり、又、入
出力の直線性を劣化させる。又、表面準位は前述した発
振素子としてのＧａＡｓデバイスにおいては、位相雑音
悪化の原因にもなる。

【０００６】このため、従来、アンドープ（Undoped）
ＧａＡｓ層１６を、パッシベーション層としてエピ成長
等によりチャネル領域１１上に連続して形成することが
広く行われており、上述したように表面準位が多く存在
することによる厚い自然空乏層の形成という問題を防止
することができる。尚、電気的には、アンドープのＧａ
Ａｓ層１６は絶縁体として働く。

【０００７】

【発明が解決しようとする課題】しかしながら、図１２
に示すアンドープＧａＡｓ層１６を、ｎ型ＧａＡｓ層１
１のパッシベーション層として用いると、表面準位の生
成の減少という点については有効であるが、その製造が
難しいという問題がある。係る構造の場合、パッシベー
ション層であるアンドープＧａＡｓ層１６とチャネル領
域のＧａＡｓ層１１とが同一の材料であるため、選択的
にアンドープＧａＡｓ層のみをエッチングすることがで
きない。

【０００８】このため、ゲート電極形成時、又、ソー
ス、ドレイン電極形成時のアンドープＧａＡｓ層１６と
その下地のｎ型ＧａＡｓ層１１のエッチングの深さの制
御、即ち、ｎ型ＧａＡｓ層の表面を確実に露出させるこ
とが難しく、この再現性に困難をきたしていた。即ち、
アンドープＧａＡｓ層１６をエッチングして、ｎ型Ｇａ
Ａｓ層１１の表面を露出させる際に、オーバエッチ、又
はアンダーエッチになり易いという問題がある。オーバ
エッチになるとソース・ドレイン間電流ＩＤＤＳが減
り、アンダーエッチでアンドープＧａＡｓ層１６が残る
と、後に形成するゲート電極とアンドープＧａＡｓ層１
６とでショットキ接合が形成されてしまい、アンドープ
ＧａＡｓ層１６を介する分だけソース・ドレインコンダ
クタンスｇmが悪化する。

【０００９】又、ソース・ドレイン電極形成時には、ソ
ース・ドレイン電極とｎ型ＧａＡｓ層の間にアンドープ
ＧａＡｓ層１６が介在する分だけオーミック抵抗が大き
くなり、諸特性の悪化を招く。このように、アンドープ
ＧａＡｓ層１６とｎ型ＧａＡｓ層１１とが同質のＧａＡ
ｓ層であるため、エッチングの終点検出が難しく、良好
なエッチングの再現性を得ることが困難であった。

【００１０】本発明は上述した事情に鑑みてなされたも
ので、チャネル領域の表面上に少なくとも一層以上のパ
ッシベーション層を設けて表面準位の問題を解決しつ
つ、且つデバイスを良好な再現性で製造することができ
る化合物半導体装置を提供することを目的とする。

【００１１】

【課題を解決するための手段】本発明は、上記課題を解
決するために、以下の構成を採用した。即ち、本発明の
第１の構成は、チャネル領域となるｎ型ＧａＡｓ層と、
該ＧａＡｓ層上に直接接触して配設されたゲート電極
と、該ＧａＡｓ層上に配設されたソース・ドレイン電極
と、前記ゲート電極とソース・ドレイン電極との間の前
記ｎ型ＧａＡｓ層上に、該ＧａＡｓ層に格子整合したＧ
ａＩｎＰ層をパッシベーション層として備えたことを特
徴とする。

【００１２】また、第２の構成は、チャネル領域となる
ｎ型ＧａＡｓ層と、少なくとも前記チャネル領域の前記
ｎ型ＧａＡｓ層上に形成されたアンドープのＧａＡｓ層
の第１のパッシベーション層と、該第１のパッシベーシ
ョン層上に配設されたゲート電極と、前記ｎ型ＧａＡｓ
層上に配設されたソース・ドレイン電極と、前記第１の
パッシベーション層上に前記ｎ型ＧａＡｓ層に格子整合
したＧａＩｎＰ層の第２のパッシベーション層を備えた
ことを特徴とする。

【００１３】ここで、前記第１のパッシベーション層の
膜厚は前記第２パシベーション層よりも薄いことを特徴
とする。本発明の第１の構成は、パッシベーション層と
して、アンドープＧａＡｓ層に代えて、ＧａＡｓと格子
整合したＧａＩｎＰ層を採用したものである。ＧａＩｎ
ＰはアンドープＧａＡｓ層と同様にＧａＡｓ表面の表面
準位の生成を減少させる他、同じ膜厚であれば、アンド
ープＧａＡｓ層よりＧａＩｎＰの方がバンドギャップが
大きいので、自然空乏層の厚みを小さくできる。アンド
ープＧａＡｓ層と同じ程度のパッシベーション効果をも
たせるなら、ＧａＩｎＰの方が膜厚を薄くできるので加
工が容易である。

【００１４】また、本発明の第２の構成は、ｎ型ＧａＡ
ｓ層のチャネル領域上にアンドープのＧａＡｓ層の第１
のパッシベーションを設け、その第１のパッシベーショ
ン上に上記したＧａＩｎＰ層の第２のパッシベーション
を積層していることにより、上記したように、自然空乏
層の厚みを小さくできると共に、ＧａＩｎＰ層が仮にエ
ッチングされたとしてもアンドープのＧａＡｓ層の第１
のパッシベーションによってｎ型ＧａＡｓ層の表面が露
出されることはない。

【００１５】上記した、ＧａＡｓ層とＧａＩｎＰ層とは
エッチングするためのエッチャントが異なり、選択エッ
チングが可能となる。又、ＧａＩｎＰ層は、塩酸系のエ
ッチャントに溶解するが、ＧａＡｓ層は溶解しない。し
たがって、塩酸系のエッチャントを用いてＧａＩｎＰ層
とＧａＡｓ層の二層膜をエッチングすることにより、Ｇ
ａＡｓ層の表面が露出した段階でエッチングを容易に終
了することができる。

【００１６】

【発明の実施の形態】以下、図１乃至図１１を参照しな
がら、本発明の化合物半導体装置の構造及びその製造方
法について説明する。各図中、同一符号は同一又は相当
部分を示す。図１は本発明の第１の実施形態の化合物半
導体装置の断面図である。このＧａＡｓデバイスの構造
は、図１２に示した従来技術のデバイスと同様のＧａＡ
ｓＭＥＳＦＥＴである。ＧａＡｓ基板１０上に、バッフ
ァ層となるアンドープＧａＡｓ層１０Ａを介してチャネ
ル領域となるｎ型ＧａＡｓ層１１が形成されている。そ
して、ｎ型ＧａＡｓ層１１上には、Ｔｉ／Ａｌ等のゲー
ト電極１３が直接接触することにより、ショットキ接合
が形成されている。また、ｎ型ＧａＡｓ層１１上には、
ＡｕＧｅ／Ｎｉ／Ａｕ等のソース電極１４及びドレイン
電極１５が直接接触することにより、オーミック接触が
形成されている。

【００１７】このＧａＡｓデバイスが従来技術のデバイ
スと異なる点は、ｎ型ＧａＡｓ層１１を保護するパッシ
ベーション層として、ＧａＡｓ層１１に格子整合したＧ
ａＩｎＰ層２０を備えていることである。ＧａｘＩｎＹ
ＰのＸとＹの成分比を概略０．５と０．５程度とするこ
とにより、ＧａＩｎＰ層２０はＧａＡｓ層１１に格子整
合することができる。即ち、ｎ型ＧａＡｓ層１１上に、
上述の成分比のＧａＩｎＰを有機金属ＣＶＤ（ＭＯＣＶ
Ｄ）又は分子線エピタキシャル（ＭＢＥ）により成長さ
せることで、格子整合した結晶層を連続的に形成するこ
とができる。

【００１８】アンドープＧａＩｎＰ層２０は結晶として
ＧａＡｓ層１１と格子整合しており、ｎ型ＧａＡｓ層１
１に対してパッシベーション（保護）層として機能する
ので、ＧａＡｓ層１１内での表面準位の生成を減少させ
ることができる。このため、自然空乏層を薄くできるの
で、チャネルの狭窄現象を減少でき、パワーデバイスの
出力特性、入出力の直線性等を改善することができる。
又、発振素子においては、位相雑音を低減できる。

【００１９】図２から図７は本発明の第１の実施形態の
化合物半導体装置の製造工程の断面図である。図２は、
ＧａＡｓ ＭＥＳＦＥＴの製造に使用するウエハの概略
を示す。ＧａＡｓ基板１０上にチャネル領域を絶縁分離
するためのアンドープＧａＡｓ層１０Ａが厚さ４０００
オングストローム程度形成され、その上にチャネル領域
となる濃度３×１０17ｃｍ-3程度のｎ型ＧａＡｓ層１１
が厚さ３０００オングストローム程度形成され、更にそ
の上にパッシベーション層となるＧａＡｓ層と格子整合
したアンドープＧａＩｎＰ層２０が厚さ１０００オング
ストローム程度形成されている。

【００２０】次に、図３に示すように、ＧａＩｎＰ層２
０上にホトレジスト膜２１を全面に塗布する。そして、
ソース・ドレイン電極パターンのマスク合わせを行い、
露光して現像し、ソース・ドレイン電極が形成される部
分にレジスト膜２１の開口を設ける。その開口からレジ
スト膜２１をマスクとして塩酸系のエッチャントを用い
てＧａＩｎＰ層２０を選択的にエッチングし、チャネル
領域にＧａＩｎＰ層２０を残存するＧａＩｎＰ層２０の
エッチングが終了すると、その下地のｎ型ＧａＡｓ層１
１が露出するが、このＧａＡｓ層１１は塩酸系のエッチ
ャントではエッチングされない。従って、ＧａＩｎＰ層
２０のエッチング終了後、更にエッチングを行っても、
その下地のｎ型ＧａＡｓ層１１の表面がエッチングされ
ることは無く、確実にｎ型ＧａＡｓ層１１の表面が露出
した段階でエッチングを止めることができる。

【００２１】次に、図４に示すように、オーミック電極
金属であるＡｕＧｅ／Ｎｉ／Ａｕ膜２４を蒸着により被
着する。そしてリフトオフにより、レジスト膜上のＡｕ
Ｇｅ／Ｎｉ／Ａｕ膜２４をレジスト膜２１と共に除去す
ることにより、図５に示すような、ソース電極１４及び
ドレイン電極１５が形成される。ＡｕＧｅ／Ｎｉ／Ａｕ
膜からなるソース電極１４及びドレイン電極１５は、ｎ
型ＧａＡｓ層１１の表面が完全に露出した状態で形成さ
れる。従って、３５０℃〜４００℃の熱処理でアロイ
（合金化）することにより、確実なオーミック接触をｎ
型ＧａＡｓ層１１に対して取ることができる。

【００２２】次に、ゲート電極の形成について図６、図
７を参照して説明する。まず、図６に示すように、基板
全面にホトレジスト膜２２を塗布する。そして、ホトリ
ソグラフィでゲート電極が形成される部分に、ホトレジ
スト膜２２の開口を形成する。これはゲート電極パター
ンのマスクを用いて、ホトレジスト膜２２を露光して現
像することにより、開口を形成する。

【００２３】次に、この開口を介してＧａＩｎＰ層２０
を塩酸系のエッチャントでエッチングし、ゲート電極が
形成される領域のＧａＩｎＰ層２０をエッチング除去
し、下層のｎ型ＧａＡｓ層１１の表面を露出する。ｎ型
ＧａＡｓ層は前述したように塩酸系のエッチャントによ
りエッチングされないので、十分なエッチング時間をか
けることにより、ＧａＩｎＰ層２０を完全にエッチング
して、ＧａＡｓ層１１の表面を完全に露出させることが
できる。

【００２４】そして、図７に示すように、ｎ型ＧａＡｓ
層１１に対してショットキ接合を形成する金属である、
例えばＴｉ／Ａｌ膜２３を蒸着により被着し、リフトオ
フによりレジスト膜２２を除去すると共に、余分なＴｉ
／Ａｌ膜２３を除去して、ゲート電極１３を形成するこ
とにより、図１に示すパッシベーション層としてＧａＩ
ｎＰ層２０を備えたＧａＡｓデバイスが完成する。

【００２５】このようにして製造されたＧａＡｓデバイ
スは、パッシベーション層をエッチングする際に、下地
のＧａＡｓ層に対して選択的にエッチングすることがで
きる。従って、チャネル領域のｎ型ＧａＡｓ層のオーバ
エッチ或いはアンダーエッチの問題を生じることなく、
確実に且つ容易に下地のｎ型ＧａＡｓ層表面が完全に露
出した段階でエッチングを終了することができる。

【００２６】次に、本発明の第２の実施形態について説
明する。図９は第２の実施形態の化合物半導体装置を示
す断面図である。同一符号については既に説明したの
で、ここでは、第１の実施形態と異なる部分を説明す
る。第２の実施形態では、図９に示すように、ｎ型Ｇａ
Ａｓ層１１のチャネル領域、即ち、ソース、ドレイン電
極間上に２層のパッシベーション層３０、２０を形成し
ているところである。上層に配置される第２のパッシベ
ーション層２０は上記したＧａＩｎＰ層で第１の実施形
態で説明したように、ｎ型ＧａＡｓ層に格子整合したも
のである。

【００２７】第１の実施形態で説明した化合物半導体装
置では、パッシベーション層であるＧａＩｎＰ層２０を
エッチングする際、図６に示すように、基板全面にホト
レジスト膜２２を塗布した後、ゲート電極形成領域のホ
トレジスト膜２２に開口部を形成し、露出されたＧａＩ
ｎＰ層２０を塩酸系のエッチャントでｎ型ＧａＡｓ層１
１が完全に露出するまで十分に時間をかけてエッチング
される。

【００２８】この時、ｎ型ＧａＡｓ層は上記したように
塩酸系のエッチャントでエッチングされないが、長時間
のエッチング、エッチング条件等の変化により、エッチ
ングされるＧａＩｎＰ層は、図８に示すように、横方向
に広がるように余分にエッチングされる場合がある。こ
の状態で、ゲート電極１３を蒸着により被着して形成す
ると、図１３に示すように、ゲート電極１３とパッシベ
ーション層であるＧａＩｎＰ層２０との間にすき間ｘが
生じｎ型ＧａＡｓ層１１の表面が露出し、表面準位が発
生してャネルの狭窄を起こし前述した課題で述べたよう
に諸特性が低下するという新たな課題が発生する可能性
がある。

【００２９】第２の実施形態では、上記したように、パ
ッシベーション層であるＧａＩｎＰ層２０を第２のパッ
シベーション層として、その下層にＧａＡｓ層からなる
第１のパッシベーション層３０を設けてエッチングにる
ｎ型ＧａＡｓ層の表面露出を完全に防止し、チャネルの
狭窄が生じない化合物半導体装置を提供する。即ち、第
２の実施形態では、図９に示すように、ｎ型ＧａＡｓ層
１１上に第１のパッシベーション層３０が形成され、そ
の第１のパッシベーション層３０上に、第１の実施形態
で説明したＧａＩｎＰ層２０を第２のパッシベーション
層として配置する。

【００３０】第１のパッシベーション層３０は、アンド
ープのＧａＡｓ層が用いられ、少なくともチャネル領域
に選択的に形成してもよいが、第１のパッシベーション
層３０と下層のｎ型ＧａＡｓ層１１とは同一材料であ
り、両者は同一のエッチャントでエッチングされるため
にるため、チャネル領域部分に選択的に残留させること
は製造工程上、煩雑となるために、本実施形態では、ｎ
型ＧａＡｓ層１１の略全面に形成している。

【００３１】さらに、第１のパッシベーション層３０は
上記したようにアンドープのＧａＡｓ層であるために絶
縁層として働くが、第１のパッシベーション層３０は絶
縁性よりもエッチングストッパ機能が求められることか
ら、第１のパッシベーション層３０の膜厚は数十Å〜数
百Åと極めて薄く形成することができる。第１のパッシ
ベーション層３０は薄膜状に形成されるために、ゲート
電極、ソース・ドレイン電極とｎ型ＧａＡｓ層間１１の
抵抗値に悪影響を及ぼすには至らない。尚、本実施形態
では、第１のパッシベーション層３０は約１００Åの膜
厚で形成されている。

【００３２】第２の実施形態の化合物半導体装置を製造
する場合、例えば、図１１に示すように、ＧａＡｓ基板
１０上にチャネル領域を絶縁分離するためのアンドープ
ＧａＡｓ層１０Ａが厚さ４０００オングストローム程度
に形成し、その上にチャネル領域となる濃度３×１０17
ｃｍ-3程度のｎ型ＧａＡｓ層１１が厚さ３０００オング
ストローム程度形成し、その上に第１のパッシベーショ
ン層３０となるアンドープＧａＡｓ層を厚さ約１００オ
ングストローム程度形成する。更にその上に第２のパッ
シベーション層２０となるＧａＡｓ層と格子整合したア
ンドープＧａＩｎＰ層を厚さ約１０００オングストロー
ム程度に形成した後、図３〜図７で説明した方法で形成
することができる。

【００３３】上述したように、本発明の化合物半導体装
置によれば、チャネル領域のｎ型ＧａＡｓ層１１のエッ
チング終点の制御が容易に行え、オーバエッチによるド
レインソース電流ＩＤＤＳのバラツキといった問題が無
くなり特性が安定化する。又、アンダーエッチによるｇ
mの劣化、或いはオーミック接触の接触不良といった問
題が無くなり、特性が安定化し且つ製造歩留が向上す
る。又、エッチングの際のクリティカルな条件が無くな
るので、製造が容易となる。

【００３４】又、ＧａＡｓ層と格子整合したパッシベー
ション層であるＧａＩｎＰ層は、ＧａＡｓ層よりもバン
ドギャップが大きいため、より効果的にパッシベーショ
ン層としての機能を果たすことができ、耐圧の向上、リ
ーク電流の減少に有効である。このため、パッシベーシ
ョン層自体を薄く形成することができる共に、加工性が
良い。又、単位ゲート幅あたりの出力電力が大きくなる
のでトータルゲート幅を小さくすることができ、チップ
サイズを小さくできる。尚、上述した２つの実施の形態
の説明では、ｎ型ＧａＡｓ層に直接ソース・ドレイン電
極を接触させる例について説明したが、ｎ型ＧａＡｓ層
の上にｎ＋ 型ＧａＡｓ層を形成し、その表面上にソー
ス・ドレイン電極を接触させるようにしてもよいのは、
勿論のことである。

【００３５】

【発明の効果】以上に詳細に説明したように、本発明
は、ＧａＡｓ ＭＥＳＦＥＴ等の化合物半導体装置にお
いて、パッシベーション層としてｎ型ＧａＡｓと格子整
合したＧａＩｎＰ層を備えたものである。これにより、
パッシベーション層の選択エッチングが可能となること
から、化合物半導体装置の製造が容易となり、且つ特性
のバラツキが減少し、高い製造歩留で量産が可能とな
る。

【００３６】更に、本発明によれば、チャネル領域にア
ンドープＧａＡｓ層の第１のパッシベーションと、その
上にｎ型ＧａＡｓと格子整合したＧａＩｎＰ層の第２の
パッシベーションを備えたものである。これにより、第
２のパッシベーションがエッチングされた時であっても
第１のパッシベーションによって下層のｎ型ＧａＡｓ層
表面が露出されない。上記したように、第２のパッシベ
ーション層の選択エッチングが可能となることから、化
合物半導体装置の製造が容易となり、且つ特性のバラツ
キが減少し、高い製造歩留で量産が可能となる。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態の化合物半導体装置
の断面図である。

【図２】本発明の第１の実施の形態の化合物半導体装置
の製造工程の断面図。

【図３】本発明の第１の実施の形態の化合物半導体装置
の製造工程の断面図。

【図４】本発明の第１の実施の形態の化合物半導体装置
の製造工程の断面図。

【図５】本発明の第１の実施の形態の化合物半導体装置
の製造工程の断面図。

【図６】本発明の第１の実施の形態の化合物半導体装置
の製造工程の断面図。

【図７】本発明の第１の実施の形態の化合物半導体装置
の製造工程の断面図。

【図８】本発明の第２の実施の形態の化合物半導体装置
を説明するための断面図。

【図９】本発明の第２の実施の形態の化合物半導体装置
の断面図である。

【図１０】本発明の第２の実施の形態の化合物半導体装
置を説明するための断面図。

【図１１】本発明の第２の実施の形態の化合物半導体装
置を説明するための断面図。

【図１２】従来の化合物半導体装置の一例の断面図であ
る。

Claims (4)

【特許請求の範囲】
1. 【請求項１】 チャネル領域となるｎ型ＧａＡｓ層と、
   該ｎ型ＧａＡｓ層上に直接接触して配設されたゲート電
   極と、該ｎ型ＧａＡｓ層上に配設されたソース・ドレイ
   ン電極と、前記ゲート電極とソース・ドレイン電極との
   間の前記ｎ型ＧａＡｓ層上に、該ＧａＡｓ層に格子整合
   したＧａＩｎＰ層をパッシベーション層として備えたこ
   とを特徴とする化合物半導体装置。
2. 【請求項２】 チャネル領域となるｎ型ＧａＡｓ層と、
   少なくとも前記チャネル領域の前記ｎ型ＧａＡｓ層上に
   形成されたアンドープのＧａＡｓ層の第１のパッシベー
   ション層と、該第１のパッシベーション層上に配設され
   たゲート電極と、前記ｎ型ＧａＡｓ層上に配設されたソ
   ース・ドレイン電極と、前記第１のパッシベーション層
   上に前記ｎ型ＧａＡｓ層に格子整合したＧａＩｎＰ層の
   第２のパッシベーション層を備えたことを特徴とする化
   合物半導体装置。
3. 【請求項３】 前記第１のパッシベーション層の膜厚は
   前記第２のパシベーション層よりも薄いことを特徴とす
   る請求項２記載の化合物半導体装置。
4. 【請求項４】 前記ソース・ドレイン電極は第１のパシ
   ベーション層を介して形成されたことを特徴とする請求
   項２記載の化合物半導体装置。