JP2002313791A - 回路配線およびその製造方法 - Google Patents
回路配線およびその製造方法Info
- Publication number
- JP2002313791A JP2002313791A JP2001110983A JP2001110983A JP2002313791A JP 2002313791 A JP2002313791 A JP 2002313791A JP 2001110983 A JP2001110983 A JP 2001110983A JP 2001110983 A JP2001110983 A JP 2001110983A JP 2002313791 A JP2002313791 A JP 2002313791A
- Authority
- JP
- Japan
- Prior art keywords
- wiring layer
- wiring
- stress
- layer
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】
【課題】 熱ストレスによる配線自身の信頼性劣化を防
止する。 【解決手段】 基板上に配線層の下地として絶縁膜２０
２を形成する。次に、製造工程終了時において圧縮ある
いは伸張応力の生じるＡｌあるいはＰｔからなる第１の
配線層２０３を形成する。次に、第１の配線層の直上
に、製造工程終了時において応力方向が第１の配線層と
逆向きとなる第２の配線層２０４を形成する。次に、第
２の配線層２０４をパターンニングして、第１の配線層
２０３上の複数の所定位置に孤立配置して形成する。次
に、第１の配線層２０３をパターンニングして、回路配
線を形成する。
止する。 【解決手段】 基板上に配線層の下地として絶縁膜２０
２を形成する。次に、製造工程終了時において圧縮ある
いは伸張応力の生じるＡｌあるいはＰｔからなる第１の
配線層２０３を形成する。次に、第１の配線層の直上
に、製造工程終了時において応力方向が第１の配線層と
逆向きとなる第２の配線層２０４を形成する。次に、第
２の配線層２０４をパターンニングして、第１の配線層
２０３上の複数の所定位置に孤立配置して形成する。次
に、第１の配線層２０３をパターンニングして、回路配
線を形成する。
Description
【０００１】
【発明の属する技術分野】本発明は、回路配線、特に半
導体装置に用いる回路配線に関するものである。
導体装置に用いる回路配線に関するものである。
【０００２】
【従来の技術】従来から半導体装置に用いる回路配線と
して、主層としてのＡｌ以外にＴｉやＴｉＮ等の異種膜
を積層することにより、上層膜あるいは下層膜から受け
る応力緩和および密着性、加工性の向上が図られてい
る。また、Ａｌ配線の配置を平面的に曲げたり、配線幅
を変化させたり、下層にＡｌダミーパターンを形成し、
ダミーパターンの段差を利用してＡｌ配線を上下に湾曲
させることで、応力の緩和を図っている。
して、主層としてのＡｌ以外にＴｉやＴｉＮ等の異種膜
を積層することにより、上層膜あるいは下層膜から受け
る応力緩和および密着性、加工性の向上が図られてい
る。また、Ａｌ配線の配置を平面的に曲げたり、配線幅
を変化させたり、下層にＡｌダミーパターンを形成し、
ダミーパターンの段差を利用してＡｌ配線を上下に湾曲
させることで、応力の緩和を図っている。
【０００３】以下、従来の半導体装置に用いる回路配線
について図面を参照しながら説明する。
について図面を参照しながら説明する。
【０００４】図６は、従来の半導体装置に用いる回路配
線における配線部の断面図である。
線における配線部の断面図である。
【０００５】図６に示すように、シリコン基板６０１上
に形成された絶縁膜６０２の表面に回路的には何ら意味
を持たないダミーのＡｌパターン６０３が形成されてい
る。前記ダミーパターンの上部には全域に層間絶縁膜６
０４が形成されており、本来のＡｌ配線６０５は、前記
ダミーパターンにより形成された段差を通り、上下に湾
曲する形で回路の一部として構成されている。前記Ａｌ
配線６０５の上部には、上層の絶縁膜６０６または表面
保護膜が形成されている。
に形成された絶縁膜６０２の表面に回路的には何ら意味
を持たないダミーのＡｌパターン６０３が形成されてい
る。前記ダミーパターンの上部には全域に層間絶縁膜６
０４が形成されており、本来のＡｌ配線６０５は、前記
ダミーパターンにより形成された段差を通り、上下に湾
曲する形で回路の一部として構成されている。前記Ａｌ
配線６０５の上部には、上層の絶縁膜６０６または表面
保護膜が形成されている。
【０００６】
【発明が解決しようとする課題】しかしながら、このよ
うな構造は配線自身により生じる応力を緩和するもので
なく、下層あるいは上層の絶縁膜から受ける応力を緩和
するものであったり、チップ面積の大型化や配線抵抗の
増大等の欠点を伴うものであった。そのため、製造プロ
セスにおける熱処理の高温化、長時間化により増大する
配線自身の応力に対しては、効率の良い構造であるとは
云えなかった。
うな構造は配線自身により生じる応力を緩和するもので
なく、下層あるいは上層の絶縁膜から受ける応力を緩和
するものであったり、チップ面積の大型化や配線抵抗の
増大等の欠点を伴うものであった。そのため、製造プロ
セスにおける熱処理の高温化、長時間化により増大する
配線自身の応力に対しては、効率の良い構造であるとは
云えなかった。
【０００７】例えば、近年開発が盛んになっている強誘
電体メモリ装置においては、配線および強誘電体キャパ
シタの電極に用いられているＰｔは、熱処理による収縮
率が大きく、長い配線や広い面積の配線では、収縮によ
る配線自身の剥離やコンタクトホールにおける配線間の
剥離断線が起こってしまうという欠点があった。
電体メモリ装置においては、配線および強誘電体キャパ
シタの電極に用いられているＰｔは、熱処理による収縮
率が大きく、長い配線や広い面積の配線では、収縮によ
る配線自身の剥離やコンタクトホールにおける配線間の
剥離断線が起こってしまうという欠点があった。
【０００８】本発明では、以上のことを考慮して、高温
あるいは長時間熱処理を必要とする製造プロセスにおい
ても、配線材料の選択範囲を拡大することができ、配線
としての特性、信頼性劣化の生じない優れた回路配線お
よびその製造方法を提供することを目的とする。
あるいは長時間熱処理を必要とする製造プロセスにおい
ても、配線材料の選択範囲を拡大することができ、配線
としての特性、信頼性劣化の生じない優れた回路配線お
よびその製造方法を提供することを目的とする。
【０００９】
【課題を解決するための手段】上記目的を達成するた
め、本発明の第１の回路配線は、基板上に形成された圧
縮応力または伸張応力を有する第１の配線層と、第１の
配線層直上に形成され、第１の配線層とは逆方向の応力
を有する、複数の所定位置に孤立配置された第２の配線
層とを備えている。
め、本発明の第１の回路配線は、基板上に形成された圧
縮応力または伸張応力を有する第１の配線層と、第１の
配線層直上に形成され、第１の配線層とは逆方向の応力
を有する、複数の所定位置に孤立配置された第２の配線
層とを備えている。
【００１０】また、本発明の第２の回路配線は、基板上
に形成された圧縮応力または伸張応力を有する第１の配
線層と、第１の配線層とは逆方向の応力を有する第２の
配線層とを備え、第１の配線層表面には、第１の配線層
底面まで貫通しない複数のホールが所定位置に孤立配置
され、ホール内に第２の配線層が埋め込まれている。
に形成された圧縮応力または伸張応力を有する第１の配
線層と、第１の配線層とは逆方向の応力を有する第２の
配線層とを備え、第１の配線層表面には、第１の配線層
底面まで貫通しない複数のホールが所定位置に孤立配置
され、ホール内に第２の配線層が埋め込まれている。
【００１１】これらの構成によれば、大きな応力が生じ
る配線材料を用いても、長配線化等による歪応力の発生
を低減することができ、また、単位長当たりの応力が相
乗されることを抑制することができる。
る配線材料を用いても、長配線化等による歪応力の発生
を低減することができ、また、単位長当たりの応力が相
乗されることを抑制することができる。
【００１２】また、本発明の第１または第２の回路配線
において、第１および第２の配線層の直上に、前記第１
の配線層と同方向の応力を有する第３の配線層をさらに
備えていることが好ましい。
において、第１および第２の配線層の直上に、前記第１
の配線層と同方向の応力を有する第３の配線層をさらに
備えていることが好ましい。
【００１３】この構成によれば、第２の配線層によるパ
ターンを上面と側面方向から支持する形で第１の配線層
に固定することができ、回路配線の信頼性を更に向上さ
せることができる。
ターンを上面と側面方向から支持する形で第１の配線層
に固定することができ、回路配線の信頼性を更に向上さ
せることができる。
【００１４】また、本発明の第１の回路配線の製造方法
は、基板上に第１の配線層を形成する工程と、第１の配
線層直上に複数の所定位置に孤立配置された第２の配線
層を形成する工程とを備え、第１および第２の配線層
は、製造工程完了時において互いに逆方向の応力を有し
ている。
は、基板上に第１の配線層を形成する工程と、第１の配
線層直上に複数の所定位置に孤立配置された第２の配線
層を形成する工程とを備え、第１および第２の配線層
は、製造工程完了時において互いに逆方向の応力を有し
ている。
【００１５】また、本発明の第２の回路配線の製造方法
は、基板上に第１の配線層を形成する工程と、第１の配
線層表面に、第１の配線層底面まで貫通しない複数のホ
ールを、所定位置に孤立配置して形成する工程と、ホー
ル内に第２の配線層を埋め込んで形成する工程とを備
え、第１および第２の配線層は、製造工程完了時におい
て互いに逆方向の応力を有している。
は、基板上に第１の配線層を形成する工程と、第１の配
線層表面に、第１の配線層底面まで貫通しない複数のホ
ールを、所定位置に孤立配置して形成する工程と、ホー
ル内に第２の配線層を埋め込んで形成する工程とを備
え、第１および第２の配線層は、製造工程完了時におい
て互いに逆方向の応力を有している。
【００１６】これらの製造方法によれば、第１および第
２の配線層による応力が相殺あるいは緩和され、配線全
体としての応力を低減することができる。
２の配線層による応力が相殺あるいは緩和され、配線全
体としての応力を低減することができる。
【００１７】また、本発明の第１または第２の回路配線
の製造方法において、第１および第２の配線層の直上に
第３の配線層をさらに備え、第３の配線層は、製造工程
完了時において第１の配線層と同方向の応力を有してい
ることが好ましい。
の製造方法において、第１および第２の配線層の直上に
第３の配線層をさらに備え、第３の配線層は、製造工程
完了時において第１の配線層と同方向の応力を有してい
ることが好ましい。
【００１８】この製造方法によれば、第１、第３の配線
層による応力と、間に挟まれた第２の配線層による応力
が相殺あるいは緩和され、配線全体としての応力を低減
することができる。
層による応力と、間に挟まれた第２の配線層による応力
が相殺あるいは緩和され、配線全体としての応力を低減
することができる。
【００１９】
【発明の実施の形態】以下、本発明を適用した一実施形
態について、図面を参照しながら説明する。
態について、図面を参照しながら説明する。
【００２０】（第１の実施形態）図１は、本発明の第１
の実施形態に係る半導体装置の配線部分に関する断面図
である。
の実施形態に係る半導体装置の配線部分に関する断面図
である。
【００２１】図１に示すように、シリコン基板１０１の
上全面にシリコン酸化膜またはシリコン窒化膜からなる
下層の絶縁膜１０２を形成する。その後、ＡｌまたはＰ
ｔを第１の配線層１０３として全面に形成する。
上全面にシリコン酸化膜またはシリコン窒化膜からなる
下層の絶縁膜１０２を形成する。その後、ＡｌまたはＰ
ｔを第１の配線層１０３として全面に形成する。
【００２２】次に、前記第１の配線層が例えばＰｔであ
る場合には、ＴｉＮ等の収縮率の小さな材料を第２の配
線層１０４として形成する。尚、前記第２の配線層の膜
厚は、前記第１の配線層および、後述する第３の配線層
１０５の膜厚に対して１／２以上であることが望まし
い。
る場合には、ＴｉＮ等の収縮率の小さな材料を第２の配
線層１０４として形成する。尚、前記第２の配線層の膜
厚は、前記第１の配線層および、後述する第３の配線層
１０５の膜厚に対して１／２以上であることが望まし
い。
【００２３】続いて、前記第１の配線層と同じくＰｔ
か、あるいは適用するプロセス条件において、応力方向
が前記第１の配線層と同方向となる成膜条件あるいは材
料を用いて第３の配線層１０５を形成し、配線とする部
分をフォトレジストで覆った後、第１、第２、第３の配
線層をドライエッチングによってパターンニングする。
か、あるいは適用するプロセス条件において、応力方向
が前記第１の配線層と同方向となる成膜条件あるいは材
料を用いて第３の配線層１０５を形成し、配線とする部
分をフォトレジストで覆った後、第１、第２、第３の配
線層をドライエッチングによってパターンニングする。
【００２４】尚、前記第２の配線層が絶縁膜あるいは高
抵抗の材料である場合には、前記第１の配線層と前記第
３の配線層の間が高抵抗となるが、他の配線層とのコン
タクトホールを貫通させることにより、断面方向から容
易に接続することができる。
抵抗の材料である場合には、前記第１の配線層と前記第
３の配線層の間が高抵抗となるが、他の配線層とのコン
タクトホールを貫通させることにより、断面方向から容
易に接続することができる。
【００２５】以上説明したように、第１の実施形態によ
ると、第１の配線層および第３の配線層の応力を第２の
配線層で相殺あるいは緩和することができ、配線および
配線につながるコンタクトホール部において信頼性の高
い、半導体装置を製造することができる。
ると、第１の配線層および第３の配線層の応力を第２の
配線層で相殺あるいは緩和することができ、配線および
配線につながるコンタクトホール部において信頼性の高
い、半導体装置を製造することができる。
【００２６】（第２の実施形態）図２は、本発明の第２
の実施形態に係る半導体装置の配線部分に関し、図２
（ａ）は平面図、図２（ｂ）は図２（ａ）中の断面
（ｂ）線に沿った断面図である。
の実施形態に係る半導体装置の配線部分に関し、図２
（ａ）は平面図、図２（ｂ）は図２（ａ）中の断面
（ｂ）線に沿った断面図である。
【００２７】図２に示すように、シリコン基板２０１の
上全面にシリコン酸化膜またはシリコン窒化膜からなる
下層の絶縁膜２０２を形成する。その後、ＡｌまたはＰ
ｔを第１の配線層２０３として全面に形成する。
上全面にシリコン酸化膜またはシリコン窒化膜からなる
下層の絶縁膜２０２を形成する。その後、ＡｌまたはＰ
ｔを第１の配線層２０３として全面に形成する。
【００２８】次に、前記第１の配線層が例えばＰｔであ
る場合には、ＴｉＮ等の収縮率の小さな材料を第２の配
線層２０４として形成する。尚、前記第２の配線層２０
４の膜厚は、前記第１の配線層２０３の膜厚に対して１
／２以上であることが望ましい。
る場合には、ＴｉＮ等の収縮率の小さな材料を第２の配
線層２０４として形成する。尚、前記第２の配線層２０
４の膜厚は、前記第１の配線層２０３の膜厚に対して１
／２以上であることが望ましい。
【００２９】続いて、回路配線とする領域内で、前記第
１の配線層２０３により形成する回路配線の幅に対して
１／２以上の線幅で、且つ１倍以上の長さで、且つ１／
４以下の間隔を置いて配置するよう前記第２の配線層２
０４をドライエッチング等によりパターン形成する。更
に、前記回路配線とする部分をフォトレジストで覆った
後、第１の配線層２０３をドライエッチングによってパ
ターンニングする。
１の配線層２０３により形成する回路配線の幅に対して
１／２以上の線幅で、且つ１倍以上の長さで、且つ１／
４以下の間隔を置いて配置するよう前記第２の配線層２
０４をドライエッチング等によりパターン形成する。更
に、前記回路配線とする部分をフォトレジストで覆った
後、第１の配線層２０３をドライエッチングによってパ
ターンニングする。
【００３０】以上説明したように、第２の実施形態によ
ると、第１の配線層により生じる応力を第２の配線層で
相殺あるいは緩和することができ、配線および配線につ
ながるコンタクトホール部において信頼性の高い、半導
体装置を得ることができる。
ると、第１の配線層により生じる応力を第２の配線層で
相殺あるいは緩和することができ、配線および配線につ
ながるコンタクトホール部において信頼性の高い、半導
体装置を得ることができる。
【００３１】（第３の実施形態）図３は、本発明の第３
の実施形態に係る半導体装置の配線部分に関し、図３
（ａ）は平面図、図３（ｂ）は図３（ａ）中の断面
（ｂ）線に沿った断面図である。
の実施形態に係る半導体装置の配線部分に関し、図３
（ａ）は平面図、図３（ｂ）は図３（ａ）中の断面
（ｂ）線に沿った断面図である。
【００３２】図３に示すように、本実施形態は、前記第
２の実施形態に引き続き、以下の工程を施したものであ
る。
２の実施形態に引き続き、以下の工程を施したものであ
る。
【００３３】第１の配線層３０３が例えばＰｔである場
合には、前記第１の配線層と同じくＰｔか、あるいは適
用するプロセス条件において、応力方向が前記第１の配
線層３０３と同方向となる成膜条件あるいは材料を用い
て第３の配線層３０５を形成し、配線とする部分をフォ
トレジストで覆った後、第１、第３の配線層をドライエ
ッチングによってパターンニングする。
合には、前記第１の配線層と同じくＰｔか、あるいは適
用するプロセス条件において、応力方向が前記第１の配
線層３０３と同方向となる成膜条件あるいは材料を用い
て第３の配線層３０５を形成し、配線とする部分をフォ
トレジストで覆った後、第１、第３の配線層をドライエ
ッチングによってパターンニングする。
【００３４】以上説明したように、第３の実施形態によ
ると、第３の配線層３０５で第２の配線層３０４を覆う
ことにより、第１の配線層３０３への固定能力が向上
し、配線および配線につながるコンタクトホール部にお
ける信頼性をより高めることができる。
ると、第３の配線層３０５で第２の配線層３０４を覆う
ことにより、第１の配線層３０３への固定能力が向上
し、配線および配線につながるコンタクトホール部にお
ける信頼性をより高めることができる。
【００３５】（第４の実施形態）図４は、本発明の第４
の実施形態に係る半導体装置の配線部分に関し、図４
（ａ）は平面図、図４（ｂ）は図４（ａ）中の断面
（ｂ）線に沿った断面図である。
の実施形態に係る半導体装置の配線部分に関し、図４
（ａ）は平面図、図４（ｂ）は図４（ａ）中の断面
（ｂ）線に沿った断面図である。
【００３６】図４に示すように、シリコン基板４０１の
上全面にシリコン酸化膜またはシリコン窒化膜からなる
下層の絶縁膜４０２を形成する。その後、ＡｌまたはＰ
ｔを第１の配線層４０３として全面に形成し、その後、
前記第１の配線層４０３の幅に対して１／２以上の線幅
で、且つ１倍以上の長さで、線幅の１／４以下の間隔を
置いて、深さが前記配線層膜厚の３／４未満となるよう
ドライエッチングによって窪みを形成する。
上全面にシリコン酸化膜またはシリコン窒化膜からなる
下層の絶縁膜４０２を形成する。その後、ＡｌまたはＰ
ｔを第１の配線層４０３として全面に形成し、その後、
前記第１の配線層４０３の幅に対して１／２以上の線幅
で、且つ１倍以上の長さで、線幅の１／４以下の間隔を
置いて、深さが前記配線層膜厚の３／４未満となるよう
ドライエッチングによって窪みを形成する。
【００３７】次に、前記第１の配線層が例えばＰｔであ
る場合には、ＴｉＮ等の収縮率の小さな材料を第２の配
線層４０４として形成する。尚、前記第２の配線層４０
４の膜厚は、前記窪みの深さと同程度の膜厚が望まし
い。
る場合には、ＴｉＮ等の収縮率の小さな材料を第２の配
線層４０４として形成する。尚、前記第２の配線層４０
４の膜厚は、前記窪みの深さと同程度の膜厚が望まし
い。
【００３８】続いて、前記第２の配線層４０４を窪みに
埋め込んだ部分を除き、エッチング、あるいは研磨等に
よって除去する。
埋め込んだ部分を除き、エッチング、あるいは研磨等に
よって除去する。
【００３９】更に、回路配線とする部分をフォトレジス
トで覆った後、第１の配線層４０３をドライエッチング
によってパターンニングする。
トで覆った後、第１の配線層４０３をドライエッチング
によってパターンニングする。
【００４０】以上説明したように、第４の実施形態によ
ると、第２の配線層によるパターンが底面と側面により
第１の配線層に接し、第１の配線層に対する密着性を高
めることができる。また、前記第２の配線層の断面方向
で支持するため、密着力のみで固定する場合と比べ、格
段に固定能力が向上する。このことにより、製造プロセ
スにより大きな応力が生じる配線材料を用いても、長配
線化による歪応力の発生を抑制することができ、また、
単位長当たりの応力が相乗されることを低減することが
できる。加えて、貫通しないホールによる埋め込み方式
を用いるため、電気抵抗の上昇を抑制できる上、配線全
体としての膜厚が大きくなることを回避でき、配線およ
び配線につながるコンタクトホール部において信頼性の
高い、半導体装置を得ることができる。
ると、第２の配線層によるパターンが底面と側面により
第１の配線層に接し、第１の配線層に対する密着性を高
めることができる。また、前記第２の配線層の断面方向
で支持するため、密着力のみで固定する場合と比べ、格
段に固定能力が向上する。このことにより、製造プロセ
スにより大きな応力が生じる配線材料を用いても、長配
線化による歪応力の発生を抑制することができ、また、
単位長当たりの応力が相乗されることを低減することが
できる。加えて、貫通しないホールによる埋め込み方式
を用いるため、電気抵抗の上昇を抑制できる上、配線全
体としての膜厚が大きくなることを回避でき、配線およ
び配線につながるコンタクトホール部において信頼性の
高い、半導体装置を得ることができる。
【００４１】（第５の実施形態）図５は、本発明の第５
の実施形態に係る半導体装置の配線部分に関し、図５
（ａ）は平面図、図５（ｂ）は図５（ａ）中の断面
（ｂ）線に沿った断面図である。
の実施形態に係る半導体装置の配線部分に関し、図５
（ａ）は平面図、図５（ｂ）は図５（ａ）中の断面
（ｂ）線に沿った断面図である。
【００４２】図５に示すように、本実施形態は、前記第
４の実施形態に引き続き、以下の工程を施したものであ
る。
４の実施形態に引き続き、以下の工程を施したものであ
る。
【００４３】第１の配線層５０３が例えばＰｔである場
合には、前記第１の配線層５０３と同じくＰｔか、ある
いは適用するプロセス条件において、応力方向が前記第
１の配線層５０３と同方向となる成膜条件あるいは材料
を用いて第３の配線層５０５を形成し、配線とする部分
をフォトレジストで覆った後、第１、第３の配線層をド
ライエッチングによってパターンニングする。
合には、前記第１の配線層５０３と同じくＰｔか、ある
いは適用するプロセス条件において、応力方向が前記第
１の配線層５０３と同方向となる成膜条件あるいは材料
を用いて第３の配線層５０５を形成し、配線とする部分
をフォトレジストで覆った後、第１、第３の配線層をド
ライエッチングによってパターンニングする。
【００４４】以上説明したように、第５の実施形態によ
ると、第３の配線層５０５で第２の配線層５０４を覆う
ことにより、第１の配線層５０３への固定能力が向上
し、配線および配線につながるコンタクトホール部にお
ける信頼性をより高めることができる。
ると、第３の配線層５０５で第２の配線層５０４を覆う
ことにより、第１の配線層５０３への固定能力が向上
し、配線および配線につながるコンタクトホール部にお
ける信頼性をより高めることができる。
【００４５】尚、第１〜第５の実施形態においては、下
層の絶縁膜、第１の配線層、第２の配線層、第３の配線
層および上層膜との間に、密着性を高めるためにＴｉ等
の密着強化層を挿入することで、更に本発明の効果を高
めることができる。
層の絶縁膜、第１の配線層、第２の配線層、第３の配線
層および上層膜との間に、密着性を高めるためにＴｉ等
の密着強化層を挿入することで、更に本発明の効果を高
めることができる。
【００４６】
【発明の効果】本発明に係る回路配線およびその製造方
法により、大きな応力が生じる配線材料を用いても、長
配線化等による歪応力の発生を低減することができ、ま
た、単位長当たりの応力が相乗されることを抑制するこ
とができるため、回路配線の信頼性を向上させることが
できる。
法により、大きな応力が生じる配線材料を用いても、長
配線化等による歪応力の発生を低減することができ、ま
た、単位長当たりの応力が相乗されることを抑制するこ
とができるため、回路配線の信頼性を向上させることが
できる。
【図１】本発明の第１の実施形態における配線の断面図
【図２】本発明の第２の実施形態における配線の平面図
および断面図
および断面図
【図３】本発明の第３の実施形態における配線の平面図
および断面図
および断面図
【図４】本発明の第４の実施形態における配線の平面図
および断面図
および断面図
【図５】本発明の第５の実施形態における配線の平面図
および断面図
および断面図
【図６】従来の半導体装置における配線の断面図
１０１ シリコン基板 １０２ 下層の絶縁膜 １０３ 第１の配線層 １０４ 第２の配線層 １０５ 第３の配線層 ２０１ シリコン基板 ２０２ 下層の絶縁膜 ２０３ 第１の配線層 ２０４ 第２の配線層 ３０１ シリコン基板 ３０２ 下層の絶縁膜 ３０３ 第１の配線層 ３０４ 第２の配線層 ３０５ 第３の配線層 ４０１ シリコン基板 ４０２ 下層の絶縁膜 ４０３ 第１の配線層 ４０４ 第２の配線層 ５０１ シリコン基板 ５０２ 下層の絶縁膜 ５０３ 第１の配線層 ５０４ 第２の配線層 ５０５ 第３の配線層 ６０１ シリコン基板 ６０２ 下層の絶縁膜 ６０３ ダミーのＡｌパターン ６０４ Ａｌ配線下の層間絶縁膜 ６０５ 回路を構成するＡｌ配線 ６０６ 上層の絶縁膜
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F033 HH07 HH08 HH18 HH33 MM05 MM08 MM12 MM20 QQ08 QQ11 QQ32 QQ46 RR04 RR07 TT02 VV16 XX10 XX13 XX19
Claims (6)
- 【請求項１】 基板上に形成された圧縮応力または伸張
応力を有する第１の配線層と、前記第１の配線層直上に
形成され、前記第１の配線層とは逆方向の応力を有す
る、複数の所定位置に孤立配置された第２の配線層とを
備えていることを特徴とする回路配線。 - 【請求項２】 基板上に形成された圧縮応力または伸張
応力を有する第１の配線層と、前記第１の配線層とは逆
方向の応力を有する第２の配線層とを備え、前記第１の
配線層表面には、該第１の配線層底面まで貫通しない複
数のホールが所定位置に孤立配置され、前記ホール内に
前記第２の配線層が埋め込まれていることを特徴とする
回路配線。 - 【請求項３】 第１および第２の配線層の直上に、前記
第１の配線層と同方向の応力を有する第３の配線層をさ
らに備えていることを特徴とする請求項１または２に記
載の回路配線。 - 【請求項４】 基板上に第１の配線層を形成する工程
と、前記第１の配線層直上に複数の所定位置に孤立配置
された第２の配線層を形成する工程とを備え、前記第１
および第２の配線層は、製造工程完了時において互いに
逆方向の応力を有していることを特徴とする回路配線の
製造方法。 - 【請求項５】 基板上に第１の配線層を形成する工程
と、前記第１の配線層表面に、該第１の配線層底面まで
貫通しない複数のホールを、所定位置に孤立配置して形
成する工程と、前記ホール内に第２の配線層を埋め込ん
で形成する工程とを備え、前記第１および第２の配線層
は、製造工程完了時において互いに逆方向の応力を有し
ていることを特徴とする回路配線の製造方法。 - 【請求項６】 第１および第２の配線層の直上に第３の
配線層をさらに備え、前記第３の配線層は、製造工程完
了時において前記第１の配線層と同方向の応力を有して
いることを特徴とする請求項４または５に記載の回路配
線の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001110983A JP2002313791A (ja) | 2001-04-10 | 2001-04-10 | 回路配線およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001110983A JP2002313791A (ja) | 2001-04-10 | 2001-04-10 | 回路配線およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002313791A true JP2002313791A (ja) | 2002-10-25 |
Family
ID=18962668
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001110983A Pending JP2002313791A (ja) | 2001-04-10 | 2001-04-10 | 回路配線およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002313791A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006041182A (ja) * | 2004-07-27 | 2006-02-09 | Oki Electric Ind Co Ltd | 半導体装置、及びその製造方法 |
| JP2008010878A (ja) * | 2006-06-29 | 2008-01-17 | Agere Systems Inc | 半導体デバイス製造において金属欠陥を改善する方法 |
| WO2012098759A1 (ja) * | 2011-01-17 | 2012-07-26 | 住友電気工業株式会社 | 炭化珪素半導体装置の製造方法 |
| WO2023199798A1 (ja) * | 2022-04-12 | 2023-10-19 | ソニーセミコンダクタソリューションズ株式会社 | 半導体装置、半導体装置の製造方法及び電子機器 |
-
2001
- 2001-04-10 JP JP2001110983A patent/JP2002313791A/ja active Pending
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006041182A (ja) * | 2004-07-27 | 2006-02-09 | Oki Electric Ind Co Ltd | 半導体装置、及びその製造方法 |
| JP2008010878A (ja) * | 2006-06-29 | 2008-01-17 | Agere Systems Inc | 半導体デバイス製造において金属欠陥を改善する方法 |
| JP2013150017A (ja) * | 2006-06-29 | 2013-08-01 | Agere Systems Inc | 半導体デバイス製造において金属欠陥を改善する方法 |
| KR101351293B1 (ko) | 2006-06-29 | 2014-01-23 | 에이저 시스템즈 엘엘시 | 반도체 장치 제조에서의 금속 결함들을 개선하는 방법 |
| KR101359555B1 (ko) * | 2006-06-29 | 2014-02-11 | 에이저 시스템즈 엘엘시 | 반도체 장치 제조에서의 금속 결함들을 개선하는 방법 |
| WO2012098759A1 (ja) * | 2011-01-17 | 2012-07-26 | 住友電気工業株式会社 | 炭化珪素半導体装置の製造方法 |
| CN102792446A (zh) * | 2011-01-17 | 2012-11-21 | 住友电气工业株式会社 | 用于制造碳化硅半导体器件的方法 |
| US8652954B2 (en) | 2011-01-17 | 2014-02-18 | Sumitomo Electric Industries, Ltd. | Method for manufacturing silicon carbide semiconductor device |
| JPWO2012098759A1 (ja) * | 2011-01-17 | 2014-06-09 | 住友電気工業株式会社 | 炭化珪素半導体装置の製造方法 |
| WO2023199798A1 (ja) * | 2022-04-12 | 2023-10-19 | ソニーセミコンダクタソリューションズ株式会社 | 半導体装置、半導体装置の製造方法及び電子機器 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7078811B2 (en) | Semiconductor device and method for fabricating the device | |
| JPH02220464A (ja) | 半導体装置及びその製造方法 | |
| TW200717887A (en) | Thermoelectric device and method for fabricating the same and chip and electronic device | |
| JP2007214349A (ja) | 半導体装置 | |
| JPH10199882A (ja) | 半導体装置 | |
| US7847403B2 (en) | Semiconductor device having no cracks in one or more layers underlying a metal line layer | |
| JPH10199925A (ja) | 半導体装置及びその製造方法 | |
| JPH063804B2 (ja) | 半導体装置製造方法 | |
| JP2002313791A (ja) | 回路配線およびその製造方法 | |
| JP2002222811A (ja) | 半導体装置およびその製造方法 | |
| JP2004158679A (ja) | ボンディングパッド及びその形成方法 | |
| JP2000332103A (ja) | 半導体装置、その製造方法およびその製造装置 | |
| JP3463961B2 (ja) | 半導体装置 | |
| JP2009266935A (ja) | 半導体装置及びその製造方法 | |
| JP3618974B2 (ja) | 半導体装置の製造方法 | |
| JP2002261160A (ja) | 半導体装置及びその製造方法 | |
| JPH03116852A (ja) | 半導体装置 | |
| JP2001345381A5 (ja) | ||
| KR100687863B1 (ko) | 아령형 금속 콘택 형성 방법 | |
| JP2011114117A (ja) | 半導体装置および半導体装置の製造方法 | |
| JPH05109710A (ja) | 半導体装置 | |
| JP4608208B2 (ja) | 電子回路装置及びその製造方法 | |
| JP2000182992A (ja) | 半導体装置の製造方法 | |
| JPH09283617A (ja) | 半導体装置およびその製造方法 | |
| JPH0242728A (ja) | 半導体装置の製造方法 |