CN103839784A - 离子注入掩膜方法及碳化硅肖特基二极管制造方法 - Google Patents
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Abstract
本发明提供一种碳化硅器件离子注入方法。该方法包括如下步骤：在碳化硅衬底上淀积第一介质层；在所述第一介质层上淀积第二介质层；对所述第二介质层上形成光致抗蚀剂；利用所述光致抗蚀剂对所述第二介质层图形化；第一介质层和以所述图形化的第二介质层作为注入阻挡层对所述碳化硅衬底进行离子注入。通过采用根据本发明的方法，可以得到特征尺寸小，导通电阻低的碳化硅半导体器件。
Description
技术领域
本发明涉及微电子器件制造，特别涉及微电子器件制造工艺中离子注入掩膜的形成方法，以及使用该注入掩膜制造碳化硅肖特基二极管的方法。
背景技术
由于碳化硅材料具有是硅约3倍宽的禁带宽度（Eg=3.26eV，硅Eg=1.12eV）和高的热导率，因此在阻断电压、高功率和功率密度、工作频率以及工作温度上比硅器件具有更优越的性能。碳化硅具有约10倍于硅的临界电场，使得碳化硅器件与硅器件相比具有更小的体积。研究报道早已证实碳化硅肖特基二极管比硅快恢复二极管具有更快的开关速率和更低的开关损耗，并且击穿电压可以做到3000V以上。
肖特基二极管是一种单极型器件，具有零恢复电流，因而比PN结二极管更适合于高频开关电路应用。由于硅的临界电场较小，硅材料肖特基二极管的耐压往往在200V以下。如果要实现更高的耐压，需要在硅材料肖特基二极管中形成非常厚的外延层，这会带来非常大的导通电阻而使二极管变得不适合使用。而碳化硅材料具有约10倍于硅的临界电场，同样电压规格的碳化硅器件与硅器件相比较而言，碳化硅器件的外延层厚度只需要硅器件的1/10，就可以做到3000V的击穿电压且保持较小的导通电阻。对3000V以上的应用，单极型器件的导通电阻成为重要的影响因素，而双极型器件会因为其电导率的调制作用而更加适合该耐压条件下的使用。
微电子器件的制造往往需要用到掺杂工艺，对采用硅材料制作的器件来讲掺杂工艺一般包括外延掺杂、离子注入和扩散等方式。通常情况下，外延掺杂是在器件制作前就完成，而后两种掺杂方法是在器件制作过程中进行的，适合于对器件进行局部区域有选择的掺杂。相对于扩散方法，离子注入掺杂更容易控制掺杂形貌和浓度分布，并且具有更广泛的应用性，如可以用于GaAs、SiC等化合物半导体的掺杂。
特别是对于碳化硅材料，由于碳化硅中共价键的稳固性，通过扩散方法几乎无法实现掺杂，因而离子注入方法成为碳化硅材料最适合的掺杂方式。离子注入步骤后需要进行高温退火，例如大于1500度，以对注入的掺杂离子进行激活，同时也能减少或修复由注入带来的晶格损伤。
离子注入工艺首先需要有一层注入掩膜来限定需要注入的区域和不需要注入的区域。注入掩膜的厚度要求足以阻挡相应注入能量的离子免于被注入，并且掩膜要容易形成图形。常用的注入掩膜如金属、光刻胶、介质。金属掩膜可以是例如Au、Al、Mo等粘附性比较好并且密度比较大的材料。介质掩膜可以是SiO2、Si3N4或多晶硅等材料的掩膜。材料的密度越大越容易阻挡注入离子，因此相应的厚度要求也就越薄。掩膜的制作及其后的离子注入对微电子器件的性能有着非常重要的影响，是一步非常关键的工艺。金属掩膜的厚度比较小，但掩膜的制作可能会沾污半导体材料和器件，并且掩膜的线宽及形貌很难控制。光刻胶掩膜是最普遍也是最简单的方法，只需要一步光刻就形成掩膜图形而被广泛使用。
对碳化硅器件而言，传统的掩膜方法存在一定的缺陷。碳化硅由于晶格键能能强，离子注入需要很高的能量，例如注入0.5μm深的Al离子就需要360keV的能量。特别是因为碳化硅器件的线宽要比硅器件小，例如作为结终端的内层保护环的宽度就要求在1.5μm以下。因此对形成碳化硅器件的离子注入掩膜的要求一是掩膜厚度要比较厚，二是线宽要比较小。如果用光刻胶作为离子注入掩膜，则需要3μm以上厚度的光刻胶层，这对光刻设备提出了苛刻的要求。而一般的介质掩膜存在的问题是，在掩膜淀积工艺中，如果淀积得到的介质层不均匀或形成图案过程中刻蚀不均匀，则要么过刻蚀而刻蚀到半导体材料表面，要么刻蚀不足而残留较多的介质。
此外，在离子注入工艺中存在这样一种现象，由于半导体材料在表面处的晶格不连续，离子注入过程中在临近表面一薄层材料的离子容易向表面逸出，导致注入完成后临近表面一薄层的注入离子分布出现异常。这将对器件的性能产生影响。
因此，需要一种能够克服上述缺陷用来形成良好的注入掩膜的方法。
发明内容
本发明的目的是提供一种适用于碳化硅器件的离子注入掩膜形成方法，一种形成步骤简单可控且所得到的掩膜便于去除的掩膜形成方法。
根据本发明的一个方面，提供一种碳化硅器件离子注入方法，该方法包括如下步骤：
在碳化硅衬底上淀积第一介质层；
在所述第一介质层上淀积第二介质层；
对所述第二介质层上形成光致抗蚀剂；
利用所述光致抗蚀剂对所述第二介质层图形化；
以所述图形化的第二介质层作为注入阻挡层对所述碳化硅衬底进行离子注入。
优选地，以所述第一介质层作为刻蚀停止层对所述第二介质层图形化。
优选地，所述第二介质层的厚度大于所述第一介质层的厚度。
优选地，所述第二介质层与所述第一介质层的刻蚀选择比为2-10:1。
优选地，所述利用光致抗蚀剂对第二介质层图形化的步骤进一步包括：
对所述光致抗蚀剂进行图形化；
以所述图形化的光致抗蚀剂作为掩膜，采用各向异性刻蚀方法对所述第二介质层进行刻蚀；
随后各项同性地对所述第二介质层进行刻蚀，以便减小特征尺寸。
优选地，该方法进一步包括对注入的离子进行激活退火的步骤。
优选地，该方法在所述去除第一介质层和第二介质层的步骤后进一步包括，
在所得到的结构上形成碳膜；
对注入的离子进行激活退火；
以氧化方法去除所述碳膜。
根据本发明的另一方面，该方法包括以下步骤：
在所述碳化硅衬底上淀积第一介质层，该碳化硅衬底包括碳化硅基底和漂移层；
在所述第一介质层上淀积第二介质层；
对所述第二介质层上形成光致抗蚀剂；
利用所述光致抗蚀剂对所述第二介质层图形化；
以所述图形化的第二介质层作为注入阻挡层对所述碳化硅衬底进行离子注入；
去除所述第一介质层和第二介质层；
对注入的离子进行激活退火；
在所述碳化硅衬底有源区结构的对侧上形成欧姆金属层；
在所述碳化硅衬底有源区结构上形成肖特基金属层。
优选地，该方法包括以下步骤：
所述利用光致抗蚀剂对第二介质层图形化的步骤进一步包括：
对所述光致抗蚀剂进行图形化；
以所述图形化的光致抗蚀剂作为掩膜，采用各向异性刻蚀方法对所述第二介质层进行刻蚀；
随后各项同性地对所述第二介质层进行刻蚀，以便减小特征尺寸。
优选地，该方法形成肖特基金属层之后还包括对肖特基金属层进行退火的步骤。
本发明采用两层或两层以上介质作为离子注入掩膜，介质可以是SiO2、Si3N4、多晶硅等多种组合，如SiO2/Si3N4组合，SiO2/多晶硅组合等，并不限制其他形式。
使用两层介质作为掩膜时，掩膜中第一层介质厚度较薄，作为刻蚀的终止层，同时会留下来作为注入时半导体表面的保护层，使得在离子注入后临近表面层有比较均匀的掺杂分布。
掩膜中的第二层比较厚，作为离子注入的阻挡层。根据注入的离子类型及能量确定厚度。
两层以上介质作为掩膜的时候，原理与两层介质相同。必有一层作为表面的保护层，一层作为刻蚀掩膜时的终止层，这两层都比较薄。另一层或多层作为离子注入的阻挡层，比较厚。保护层和刻蚀终止层的厚度是在10nm到100nm之间。离子阻挡层的厚度根据注入的离子类型及能量确定。
掩膜的形成用刻蚀的方法，可以是ICP、RIE等各种干法刻蚀方式。在半导体表面上垫积掩膜介质后，旋涂上一层光刻胶，用光刻的方法形成图形，再用干法刻蚀的方法进行图形转移。选择光刻胶与介质的刻蚀选择比，就可以用非常薄的光刻胶，比如1μm左右的光刻胶刻蚀1μm以上厚度的介质。
用光刻胶作为掩膜刻蚀介质时，可以选择刻蚀条件，包括工艺气氛、功率、气压等，使注入阻挡层介质的刻蚀速率大于光刻胶的刻蚀，并且刻蚀阻挡层的刻蚀速率小于注入阻挡层，因此可以用较薄的胶作为刻蚀掩膜。注入阻挡层刻蚀干净后自动停止在刻蚀终止层上，形成比较均匀的注入掩膜。
在某些结构中，比如结终端的保护环，要求注入间隔的线宽非常小，比如1μm或者更小。
或者一些JBS结构中沟道浓度非常高，因此沟道非常窄，达到亚微米宽度。沟道浓度高可以有效降低导通电阻。
本发明可以在一般的光刻设备下形成小于1μm的厚注入掩膜。掩膜的用途并不仅仅限于结终端或JBS沟道。
本发明所采用的方法是，在刻蚀到刻蚀终止层后，加长刻蚀时间，就会继续进行缓慢的横向刻蚀，或者改变刻蚀条件，增加刻蚀的各向同性。这样就能控制掩膜的线宽逐渐变小，直到设计的要求。由于干法刻蚀的均匀性一般都能控制在5%以内，甚至3%以内，因此线宽可以均匀控制。
用介质做注入掩膜的另一个好处是可以实现高温注入，高温离子注入可以减少晶格损伤从而取得更小的方块电阻，这在碳化硅工艺中为工程师所熟知。
如大家所熟知，用光刻胶做掩膜时在大剂量高能量注入情况下去除掩膜很困难，因为注入导致光刻胶的变性，使用RCA标准清洗方法都有时会有残留掩膜。
本发明提供的掩膜方法，去掩膜非常简单。用热磷酸或BHF就能腐蚀Si3N4，稀释的HF酸或BHF就能很快腐蚀SiO2。并且腐蚀SiO2的过程又相当于对上层介质剥离的过程。最后用RCA清洗就能得到洁净的表面。
本发明还介绍了用上述掩膜工艺制作碳化硅肖特基二极管的方法。
一种结构是采用保护环的结终端方法。结终端用离子注入的方法形成第二导电类型（与衬底的导电类型相反）保护环，保护环的宽度可以是1μm到5μm之间。采用间隔不均匀的保护环，从内到外间隔逐渐增加，这样设计的优势是电场能够非常均匀的向外围扩展，提高器件的击穿电压。
最内层保护环间隔最小，可以是0.5μm至2μm之间。最内层间隔之所以比较小，是因为电场往往是集中在最内层附近，具体的线宽要根据需要进行设计，以使电场均匀扩展，而不在某一处出现集中现象。保护环的宽度可以都是均匀不变的，也可以是变化的，也是依据经验和仿真得到，最简单的是用均匀的保护环。
JBS结构的内部第二导电类型条和外围的保护环同时注入，这样就只需要一步注入退火工艺。在形成肖特基二极管时，先在第一导电类型导通型衬底上外延一层薄的第一导电类型缓冲层，厚度可以是0.5μm至1μm，浓度约1*1018cm-3。然后再外延一层漂移层，漂移层用于抵挡高压作用，为第一导电类型，厚度可以是1μm到50μm之间，浓度可以是1*1017cm-3到1*1015cm-3之间，具体的厚度与浓度值依据实际需要的电压而定。在一些实施列中漂移层上面又外延了一层沟道层，为第一导电类型，浓度比漂移层高几倍甚至几十倍，厚度在0.1μm和1μm之间。沟道层的目的是降低导通电阻。
外延完成后即可开始离子注入等工艺。例如，先刻蚀对准标记，然后是按照上述方法形成掩膜，离子注入，去掉掩膜，再激活退火。激活退火时为了保护表面不退化先做一层碳膜在碳化硅上一起退火。退火完成后用热氧化的方法或氧气等离子方法去掉碳层。随后在晶圆的背面做上欧姆接触，正面清洗，淀积肖特基金属，为提高肖特基势垒和改善势垒的均匀性需要进行一次热退火，在真空或惰性气体氛围中，退火温度可以是300度到800度之间，时间从1min到1hr不等，具体条件根据肖特基金属和退火设备而定。肖特基金属完成后再做上钝化保护层，钝化层一般为SiO2、Si3N4或聚酰亚胺。完成正面工艺后在背面做上金属加厚层。
本发明的实施例中，第一导电类型可以是N型或P型，第二导电类型为相应的P型或N型。
本发明的注入掩膜方法不仅仅可以用于碳化硅肖特基二极管，也可以用于pin、MOSFET、JFET等其他类型的器件，甚至可以用于其他材料（如Si、GaAs等）的电路和器件。
附图说明
图1是表面没有保护层时离子注入后的掺杂分布
图2是根据本发明实施例1的注入掩膜的截面图。
图3是根据本发明实施例2的注入掩膜的截面图。
图4A-4E是根据本发明实施例1的注入掩膜的制作方法各步骤的截面图。
图5是根据本发明实施例3的碳化硅肖特基二极管结构截面图。
图6A-6J是根据本发明实施例3的注入掩膜方法制作碳化硅肖特基二极管的工艺步骤截面图。
具体实施方式
下面参照附图及结合优选实施例对本发明的发明内容作进一步的描述。应当理解，附图中所示的结构是示意性的而非限定性的，各特征未按比例画出。各图中相同或相似的附图标记表示相同或相似的特征。
本发明的具体实施例提供了适用于碳化硅器件的离子注入掩膜方法和以此掩膜方法制作碳化硅肖特基二极管的详细步骤。
图2是本发明的实施例1的离子注入掩膜结构的截面图，该结构包括碳化硅衬底100，第一掩膜层210和经图形化的第二掩膜层310，第二掩膜层310具有比第一掩膜层210厚的厚度。
图3是本发明的实施例2的离子注入掩膜结构的截面图，该结构包括碳化硅衬底100，第一掩膜层210，第二掩膜层220和经图形化的第三掩膜层310。图形化的掩膜层310具有分别比第一掩膜层210和第二掩膜层220厚的厚度。优选地，图形化的掩膜层310具有比第一掩膜层210和第二掩膜层220两层的厚度厚的厚度。
由于多层介质掩膜的原理和制作方法与两层介质掩膜的类似，本领域技术人员可以根据本发明优选实施例具体说明的两层介质的制作方法实现多层介质掩膜的制作。因此本发明的实施例中不再单独介绍多层介质掩膜的制作方法。以下是详细介绍两层介质注入掩膜的制作步骤。
图4A-4E示出根据本发明实施例1的注入掩膜的制作方法各步骤的截面图。如图4A所示，在洁净的碳化硅衬底100表面上先后淀积第一介质层210和第二介质层310，第一介质层210的厚度比较薄，，例如为10nm至100nm之间，可用作刻蚀的阻挡层和注入的保护层。第二介质层310的厚度比较厚，例如为0.5μm至3μm之间，可用作注入的阻挡层。本领域技术人员可根据掩膜层材料的密度、注入离子种类和能量合理选择第一和第二介质层的厚度。
介质层的材料例如可以是多晶硅、SiO2、Si3N4或其他介质材料。第一和第二介质层材料的选择要考虑到刻蚀的选择比，如第一层介质可以是SiO2，第二层介质可以是Si3N4，第二介质层和与第一介质层对于例如CF4或SF6等离子体刻蚀的选择比为2-10：1。可采用等离子体增强化学气相淀积PECVD或低压化学气相淀积LPCVD的淀积方式或其他淀积方式来形成介质层。PECVD的速率比较快，但是得到的淀积膜含氢H比较多，密度比较小。LPCVD的速率低，但是得到的淀积膜的质量比较好，密度比较高。
介质层淀积完成后，在第二介质层的表面施加例如旋涂上一层光刻胶400，然后用光刻的方法形成图形，如图4B所示。光刻胶的厚度例如在1μm左右或更厚，光刻胶越厚光刻越难。优选，在光刻之后对光刻胶膜进行固化，使光刻胶层更耐刻蚀。
如图4C所示，以光刻胶层的图形作为掩膜刻蚀介质层，使第二介质层310形成图形。应注意，用作注入阻挡层的第二介质层图形化开口处应被处理干净，以使作为阻挡层的第二介质层具有高分辨率的特征尺寸。刻蚀可以用首先用各向异性刻蚀的方法，例如感应耦合等离子体刻蚀ICP或反应离子刻蚀RIE方法，刻蚀条件的选择需要满足第二介质层的材料对光刻胶具有比较高的刻蚀选择比，这样只需要比较薄的光刻胶层即可以实现对第二介质层的刻蚀。另一方面，第二层介质与第一层介质也必须有较高的刻蚀选择比，第一层介质就能起到刻蚀停止层作用。比如SiN4与SiO2的刻蚀选择比可实现为2-10之间。
对于尺寸要求比较窄的线条，比如要实现比光刻胶掩膜线宽更小，如特征尺寸为0.1-1μm的时候，需要在刻蚀完注入阻挡层310后继续刻蚀，或改变刻蚀条件增加刻蚀的各向同性特征，进行各向同性再刻蚀。第一介质层210因为刻蚀的速率比较慢可作为刻蚀的停止层，最终会留有一薄层作为碳化硅衬底的注入保护层。图形化的第二介质层310的图形化结构两侧因各向同性再刻蚀会发生侧蚀，导致线宽变窄。控制刻蚀条件和刻蚀时间就能达到要求的窄线宽，如图4D。
刻蚀完成后去除光刻胶。可用O2等离子体再加上有机溶剂湿法去除光刻胶。清洗后得到具有第一介质层210和图形化的第二介质层310的用于离子注入的掩膜结构，如图4E所示。
本发明的优选实施例3是一种采用了上述掩膜工艺制造肖特基二极管的方法和由此得到的肖特基二极管。图5是根据本发明实施例3的肖特基二极管的器件结构截面图。衬底材料为第一导电类型的高掺杂碳化硅材料100，在其上表面形成有缓冲层110，厚度大约是0.5μm至1μm，浓度约1*1018cm-3。缓冲层110上形成有外延漂移层120，用于抵挡高压，为第一导电类型，厚度可以是例如1μm到50μm之间，浓度可以是1*1017cm-3到1*1015cm-3之间。各层的厚度与掺杂浓度值可依据实际需要的器件耐压而定。在一些优选实施列中，漂移层120上面可再形成有外延沟道层，为第一导电类型，浓度比漂移层高几倍甚至几十倍，厚度在0.1μm和1μm之间。沟道层的目的是降低导通电阻。无论是否形成有沟道层，器件的制作工艺都是一样的，因此本发明实例不再单独介绍。
该肖特基二极管的有源区和终端区都形成有第二导电类型的掺杂区域130。用作有源区的掺杂区域的作用是形成结势垒肖特基二极管，用作终端区的掺杂区域的作用是形成保护环，使器件在反向电压下电场不在有源区边缘集中，而是比较平缓的向外侧扩展，提高器件的击穿电压。因此，终端区的这种结构被称为保护环或场限环结构。对碳化硅器件而言，因为掺杂浓度是相同规格硅器件的100倍左右，因此保护环和各环之间间隔都非常窄，这对注入掩膜的制作有一定的要求。
本发明中，第一导电类型与第二导电类型是相对而言，如第一导电类型为N型，则第二导电类型为P型，如第一导电类型为P型，则第二导电类型为N型。仅仅为方便介绍，以下的发明实例中假设第一导电类型为N型，第二导电类型为P型。
图6A-6J是根据本发明实施例3的注入掩膜方法制作碳化硅肖特基二极管的工艺步骤截面图。如图6A所示，在导电衬底例如碳化硅晶圆100上外延一缓冲层110，再外延一漂移层120。在晶圆表面上做上光刻对准标记。标记用光刻胶做掩膜，干法刻蚀形成。标记的台阶大约为0.1μm至1μm深，标记图形可以是多种形式，比如十字图形等。
随后按照如上所述形成掩膜的方法形成用于离子注入的第一掩膜210和图形化第二掩膜310，如图6B。第一掩膜可以是两层或多层结构，如图3所示，但是正如上面所述多层掩膜的制作工艺和两层掩膜相似。
掩膜完成后进行离子注入，如图6C所示。对P型注入而言，B和Al是优选的注入离子。Al离子掺杂由于具有更低的激活温度和低的扩散系数成为更优选的方法。离子注入后去除用于离子注入的掩膜，第一掩膜210和第二掩膜310，清洗，激活退火，碳化硅的激活退火温度例如大于1500度。为保护表面掺杂离子不退化，优选在退火前得到结构的表面上淀积一层碳膜保护。退火后形成P型掺杂区130。然后用热氧化或O2等离子体方法去除碳膜，再用稀释的HF酸去除由此形成的氧化物膜，得到的结构如图6D所示。
随后在衬底背面即衬底100与有源区相对的一侧上淀积欧姆金属400，欧姆金属可以是Ni、Ti/Ni，Ti/Ni/Al等金属，淀积方法可以是蒸发或溅射。比如可以蒸发100nm的Ni。然后在惰性气氛或真空中进行退火，退火温度优选在900度至1100度之间，退火时间优选为1分钟到10分钟，所得到的结构如图6E所示。
如图6F所示，在衬底背面形成欧姆金属层400后，在正面即有源区结构表面上淀积肖特基金属500，肖特基金属可以是Ti，Mo，W，Ni，Pt或者TiAl等，厚度优选在50nm到300nm之间。Ti，Mo的势垒较低，可以降低开启电压。然后同时淀积上厚金属层510，比如Al层或Au层等，厚度大于1μm。形成加厚金属层可用于管芯封装时的压丝工艺。
然后对得到的正面金属层500和510进行刻蚀，形成图形化金属电极层。该步骤包括形成金属刻蚀掩膜层，对该掩膜层进行图形化，利用图形化掩膜层刻蚀金属，随后去掉掩膜，得到的结构如图6G所示。最简单的掩膜是光刻胶，可以直接用光刻的方法形成。刻蚀金属可以用湿法腐蚀或干法刻蚀。如对Al可以用熟知的Al腐蚀液，也可以用熟知的Cl基气氛进行刻蚀。同样对Ti可以用腐蚀液腐蚀，也可以用Cl基或F基气氛刻蚀。
为了提高势垒及增加势垒的均匀性和改善理想因子，肖特基金属完成后优选进行退火。在真空或惰性气氛中，例如在300度到800度间退火1分钟到1小时，具体根据所选的肖特基金属而定。如，对Ti肖特基金属，最佳的退火条件是450度至550之间退火5分钟到30分钟。势垒高度在1.2eV和1.28eV之间，理想因子接近1。
肖特基金属完成后淀积钝化介质600，钝化介质可以是SiO2、Si3N4、SiOxNy或它们的混合，然后用光刻的方法形成一层光刻胶掩膜，再刻蚀该介质层形成图形。之后用熟知的去胶方法去除光刻胶。完成后如图6H所示。钝化介质的作用是为了保护器件不受到外界离子或水汽等污染。有利于增加器件的可靠性。
一般而言为了防止器件被刮伤还要加一层有机保护层610，如图6I所示。常用的有聚酰亚胺。聚酰亚胺的厚度从1μm到十几μm不等。聚酰亚胺的工艺为本领域工程师们所熟知。
最后一步是背面金属加厚410，如图6J所示。淀积的金属为该领域熟知的Ti/Ni/Ag，该工艺也为本领域工程师们所熟知。
应当理解，以上借助优选实施例对本发明的技术方案进行的详细说明是示意性的而非限制性的。本领域的普通技术人员在阅读本发明说明书的基础上可以对各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的精神和范围。
Claims (10)
1.一种碳化硅器件离子注入方法，其特征在于，该方法包括如下步骤：
在碳化硅衬底上淀积第一介质层；
在所述第一介质层上淀积第二介质层；
对所述第二介质层上形成光致抗蚀剂；
利用所述光致抗蚀剂对所述第二介质层图形化；
以所述图形化的第二介质层作为注入阻挡层对所述碳化硅衬底进行离子注入。
2.如权利要求1所述的碳化硅器件离子注入方法，其特征在于，
以所述第一介质层作为刻蚀停止层对所述第二介质层图形化。
3.如权利要求1所述的碳化硅器件离子注入方法，其特征在于，
所述第二介质层的厚度大于所述第一介质层的厚度。
4.如权利要求1所述的碳化硅器件离子注入方法，其特征在于，所述第二介质层与所述第一介质层的刻蚀选择比为2-10:1。
5.如权利要求1所述的碳化硅器件离子注入方法，其特征在于，所述利用光致抗蚀剂对第二介质层图形化的步骤进一步包括：
对所述光致抗蚀剂进行图形化；
以所述图形化的光致抗蚀剂作为掩膜，采用各向异性刻蚀方法对所述第二介质层进行刻蚀；
通过延长腐蚀时间或随后各项同性地对所述第二介质层进行刻蚀，减小器件的特征尺寸。
6.如权利要求1所述的碳化硅器件离子注入方法，其特征在于，该方法进一步包括对注入的离子进行激活退火的步骤。
7.如权利要求1所述的碳化硅器件离子注入方法，其特征在于，该方法在所述去除第一介质层和第二介质层的步骤后进一步包括，
在所得到的结构上形成碳膜；
对注入的离子进行激活退火；
以氧化方法去除所述碳膜。
8.一种形成碳化硅肖特基二极管的方法，其特征在于，该方法包括以下步骤：
在所述碳化硅衬底上淀积第一介质层，该碳化硅衬底包括碳化硅基底和漂移层；
在所述第一介质层上淀积第二介质层；
对所述第二介质层上形成光致抗蚀剂；
利用所述光致抗蚀剂对所述第二介质层图形化；
以所述图形化的第二介质层作为注入阻挡层对所述碳化硅衬底进行离子注入，形成有源区结构；
去除所述第一介质层和第二介质层；
对注入的离子进行激活退火；
在所述碳化硅衬底有源区结构的对侧上形成欧姆金属层；
在所述碳化硅衬底有源区结构上形成肖特基金属层。
9.如权利要求8所述的形成碳化硅肖特基二极管的方法，其特征在于，该方法包括以下步骤：
所述利用光致抗蚀剂对第二介质层图形化的步骤进一步包括：
对所述光致抗蚀剂进行图形化；
以所述图形化的光致抗蚀剂作为掩膜，采用各向异性刻蚀方法对所述第二介质层进行刻蚀；
随后各项同性地对所述第二介质层进行刻蚀，以便减小特征尺寸。
10.如权利要求8所述的形成碳化硅肖特基二极管的方法，其特征在于，该方法形成肖特基金属层之后还包括对肖特基金属层进行退火的步骤。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| RJ01 | Rejection of invention patent application after publication | ||
| RJ01 | Rejection of invention patent application after publication |
Application publication date: 20140604 |