CN112018177A - 全垂直型Si基GaN UMOSFET功率器件及其制备方法 - Google Patents
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Abstract
本发明公开了一种全垂直型Si基GaN UMOSFET功率器件及其制备方法。所述全垂直型Si基GaN UMOSFET功率器件包括：硅衬底，以及，主要由N+源区层、N‑漂移层和P+沟道层构成的金属氧化物半导体场效应晶体管结构；所述N+源区层、N‑漂移层和P+沟道层沿逐渐远离硅衬底的方向依次叠设在硅衬底上；所述硅衬底与N+源区层及漏极电连接，所述P+沟道层与源极电性配合，且所述P+沟道层及N‑漂移层内分布有与栅极配合的槽状结构。本发明通过电化学方法或激光剥离方法将外延结构的蓝宝石衬底去除，在倒装键合后的Si衬底上的GaN外延结构上制作器件，实现全垂直型Si基GaN UMOSFET；本发明提供的全垂直型Si基GaN UMOSFET充分利用GaN材料高临界电场和高迁移率的同时又降低了器件制备成本，有利于器件的产业化。
Description
技术领域
本发明涉及一种UMOSFET功率器件，特别涉及一种全垂直型Si基GaN UMOSFET功率器件及其制备方法，属于半导体技术领域。
背景技术
功率器件是指用来控制和转换电能的器件，要求器件具有高功率、高频率、高工作温度和小体积的特点，从而能够提高能源转换效率。第三代半导体GaN材料具有较大的禁带宽度、高临界电场和极强的抗辐射能力，成为制备功率器件的理想材料。GaN UMOSFET是指由GaN材料制备的用于控制电流导通或关断的三端增强型器件，是功率器件中重要的组成部分。从分类结构上，GaN功率器件主要有水平和垂直结构两大类，目前研究最为成熟的是具有高频特性的水平HEMT结构。但是水平结构存在一些难以避免的问题：在RF信号下器件的输出功率比DC情况下计算的功率明显减小的电流崩塌现象；击穿电压受到横向尺寸限制，相同性能下的封装密度小；HEMT中2DEG使得器件常开，凹槽及氟离子注入形成常关型过程中使器件产生损伤等问题。
为了弥补水平结构的不足，GaN垂直型器件在近年来引起了广泛的关注。与水平结构相比，垂直型器件在以下两个方面具有明显优势：通过增加外延层厚度提高器件击穿电压和电流密度，利于提高封装密度；将峰值电场从器件表面移至体内，降低电流崩塌效应，提高器件可靠性。
目前主要采用蓝宝石衬底上外延实现准垂直型GaN UMOSFET或者直接在自支撑衬底上实现全垂直型结构，但这些方案各有缺陷。例如，目前在蓝宝石上制备的GaN UMOSFET由于缓冲层绝缘，难以实现全垂直型结构，所以大多是准垂直型结构，即：源极和漏极在同一侧，带来的最主要的问题是产生电流拥挤现象，无法充分发挥垂直型器件高击穿、大电流的优点。又例如，目前GaN全垂直型器件主要是在GaN自支撑衬底上完成，同质外延保证了器件大的击穿电压和高的正向电流密度，但是由于自支撑衬底昂贵及小尺寸，GaN衬底及外延成本是Si衬底的50到100倍，难以实现器件商业化。
发明内容
本发明的主要目的在于提供一种全垂直型Si基GaN UMOSFET功率器件及其制备方法，从而克服现有技术中的不足。
为实现前述发明目的，本发明采用的技术方案包括：
本发明实施例提供了一种全垂直型Si基GaN UMOSFET功率器件，其包括：硅衬底，以及，主要由N+源区层、N-漂移层和P+沟道层构成的金属氧化物半导体场效应晶体管结构；所述N+源区层、N-漂移层和P+沟道层沿逐渐远离硅衬底的方向依次叠设在硅衬底上；所述硅衬底与N+源区层及漏极电连接，所述P+沟道层与源极电性配合，且所述P+沟道层及N-漂移层内分布有与栅极配合的槽状结构。
本发明实施例还提供了一种全垂直型Si基GaN UMOSFET功率器件的制备方法，其包括：
在第一衬底上生长形成外延结构，所述外延结构包括依次形成的第一半导体层和/或第二半导体层、第五半导体层、第六半导体层和第七半导体层，其中所述第五半导体层、第六半导体层与第七半导体层配合形成金属氧化物半导体场效应晶体管结构；
将第七半导体层与第二衬底键合，且所述第七半导体层与第二衬底电性配合，所述第二衬底为Si衬底；
将第一半导体层和/或第二半导体层整体或部分去除，从而使第一衬底与外延结构分离；对所述外延结构内与栅极相应的区域进行加工，从而形成与栅极配合的槽状结构，所述槽状结构贯穿第五半导体层且局部进入第六半导体层；
制作栅极、源极及漏极，并使所述漏极与第二衬底电连接，所述第五半导体与源极电性配合。
与现有技术相比，本发明通过电化学方法或激光剥离方法将外延结构的蓝宝石衬底去除，在倒装键合后的Si衬底上的GaN外延结构上制作器件，实现全垂直型Si基GaNUMOSFET，零偏压下器件关断，属于增强型器件；当源漏电压达到阈值电压，槽状结构内的P+沟道层形成反型层，器件实现导通；本发明提供的全垂直型Si基GaN UMOSFET充分利用GaN材料高临界电场和高迁移率的同时又降低了器件制备成本，有利于器件的产业化。
附图说明
图1是本发明一典型实施案例中一种全垂直型Si基GaN UMOSFET功率器件的结构示意图；
图2是本发明一典型实施案例中一种全垂直型Si基GaN UMOSFET功率器件的制备流程示意图；
图3是本发明一典型实施案例中使用电化学方法去除蓝宝石衬底的示意图；
图4是本发明一典型实施案例中使用激光剥离方法去除蓝宝石衬底的示意图；
附图标记说明：蓝宝石衬底-1、缓冲层-2、N++电化学牺牲层-3、高阻层-4、电流扩散层-5、P+沟道层-6、N-漂移层-7、N+源区层-8、钝化层-9、Si衬底-10、源极-11、栅极-12、介质层-13、漏极-14、电源-15、电流表-16、刻蚀阳极-17、刻蚀阴极-18、刻蚀液-19、刻蚀容器-20、激光-21。
具体实施方式
鉴于现有技术中的不足，本案发明人经长期研究和大量实践，得以提出本发明的技术方案。
本发明实施例提供了一种全垂直型Si基GaN UMOSFET功率器件，其包括：硅衬底，以及，主要由N+源区层、N-漂移层和P+沟道层构成的金属氧化物半导体场效应晶体管结构；所述N+源区层、N-漂移层和P+沟道层沿逐渐远离硅衬底的方向依次叠设在硅衬底上；所述硅衬底与N+源区层及漏极电连接，所述P+沟道层与源极电性配合，且所述P+沟道层及N-漂移层内分布有与栅极配合的槽状结构。
在一些较为具体的实施方案中，所述的全垂直型Si基GaN UMOSFET功率器件还包括电流扩散层，所述电流扩散层叠设在P+沟道层上。
在一些较为具体的实施方案中，所述源极为两个以上。
在一些较为具体的实施方案中，所述源极局部进入P+沟道层。
在一些较为具体的实施方案中，所述N+源区层与P+沟道层短接。
在一些较为具体的实施方案中，所述源极、漏极分别与电源的低电位、高电位连接。
在一些较为具体的实施方案中，所述栅极与P+沟道层及N-漂移层之间分布有介质层。
在一些较为具体的实施方案中，所述硅衬底与N+源区层键合。
在一些较为具体的实施方案中，所述蓝宝石衬底通过电化学或激光剥离方法去除。
在一些较为具体的实施方案中，至少在所述金属氧化物半导体场效应晶体管结构的侧壁上还覆设有钝化层。
本发明实施例还提供了一种全垂直型Si基GaN UMOSFET功率器件的制备方法，其包括：
在第一衬底上生长形成外延结构，所述外延结构包括依次形成的第一半导体层和/或第二半导体层、第五半导体层、第六半导体层和第七半导体层，其中所述第五半导体层、第六半导体层与第七半导体层配合形成金属氧化物半导体场效应晶体管结构；
将第七半导体层与第二衬底键合，且所述第七半导体层与第二衬底电性配合，所述第二衬底为Si衬底；
将第一半导体层和/或第二半导体层整体或部分去除，从而使第一衬底与外延结构分离；对所述外延结构内与栅极相应的区域进行加工，从而形成与栅极配合的槽状结构，所述槽状结构贯穿第五半导体层且局部进入第六半导体层；
制作栅极、源极及漏极，并使所述漏极与第二衬底电连接，所述第五半导体与源极电性配合。
进一步的，所述的制备方法还包括：在衬底上依次生长形成第一半导体层和/或第二半导体层、第三半导体层和/或第四半导体层、第五半导体层、第六半导体层和第七半导体层；其中，所述第一半导体层、第二半导体层、第三半导体层、第四半导体层、第五半导体层、第六半导体层、第七半导体层分别为缓冲层、电化学牺牲层、高阻层、电流扩散层、P+沟道层、N-漂移层、N+源区层。
进一步的，所述的制备方法还包括：对所述外延结构进行器件隔离处理，并至少在所述金属氧化物半导体场效应晶体管结构的侧壁上覆设钝化层。
更进一步的，所述的制备方法还包括：
通过金属键合方式使第二衬底与第七半导体层结合；
采用电化学刻蚀法去除所述外延结构内的第二半导体，使第一衬底与外延结构分离，优选的，所述第二半导体层为浓度≥1E18cm-3的重掺杂外延层，
或者，采用激光剥离方式将第一半导体层部分或全部去除，使第一衬底与外延结构分离。
进一步的，所述的制备方法还包括：在所述槽状结构内形成介质层，之后制作栅极。
进一步的，所述的制备方法还包括：制作两个以上源极，并使每一源极与第五半导体层电性接触。
优选的，所述源极局部进入第五半导体层。
在一些较为具体的实施方案中，所述的制备方法具体包括如下步骤：
1)在第一衬底上依次生长形成第一半导体层至第七半导体层，优选的，所述第一衬底包括蓝宝石衬底；
2)对步骤1)制得的外延结构进行器件隔离处理，之后至少在外延结构的侧壁上覆设钝化层，优选的，所述钝化层的材质包括Al2O3、SiO2、Si3N4中的任意一种或多种的组合；
3)在第二衬底表面形成键合金属层，并利用所述键合金属层将第二衬底与第七半导体层键合，优选的，所述键合金属层为厚度≥500nm的Au薄膜；
4)在将外延结构与第二衬底键合后，采用电化学刻蚀法将第二半导体层的局部或全部去除，或者，采用激光剥离方式将第一半导体层部分或全部去除，使第一衬底与外延结构分离；
5)至少采用等离子体刻蚀方式或湿法腐蚀方式对所述外延结构内与栅极相应的区域进行加工，从而形成与栅极配合的槽状结构，优选的，在70～100℃采用TMAH腐蚀液对所述槽状结构处理1h以上；
6)至少在所述槽状结构内壁上沉积介质层，优选的，所述介质层的材质包括Al2O3、Si3N4、AlN或HfO2中的任意一种或多种的组合；
7)通过光刻方式刻蚀源极窗口至第五半导体层，之后分别在源极窗口和键合金属层上沉积金属形成源电极、漏电极；
8)在介质层上沉积金属形成栅极，并在保护性气氛中进行退火，形成肖特基接触。
如下将结合附图以及具体实施例对该技术方案、其实施过程及原理等作进一步的解释说明。
请参阅图1，一种全垂直型Si基GaN UMOSFET功率器件，其包括：硅衬底10、主要由N+源区层8、N-漂移层7和P+沟道层6构成的金属氧化物半导体场效应晶体管结构、与金属氧化物半导体场效应晶体管结构相配合的栅极12、漏极14和两个源极11、叠设在P+沟道层上的电流扩散层5，以及，在所述金属氧化物半导体场效应晶体管结构的侧壁上还覆设有钝化层9；所述N+源区层8、N-漂移层7和P+沟道层6沿逐渐远离硅衬底10的方向依次叠设在硅衬底10上，其中，所述硅衬底与N+源区层键合，所述N+源区层与P+沟道层短接；所述硅衬底10与N+源区层及漏极14电连接，所述源极11的局部穿过电流扩散层5进入P+沟道层6并与P+沟道层电性配合，所述源极11、漏极14分别与电源的低电位、高电位连接，且所述P+沟道层及N-漂移层内分布有与栅极配合的槽状结构，所述栅极12与电流扩散层5、P+沟道层6及N-漂移层7之间分布有介质层13。
具体的，当未在栅极施加电压或施加的电压低于零电压时，所述全垂直型Si基GaNUMOSFET器件处于断开状态；而当在栅极施加的电压大于零电压且高于所述阈值电压时，所述全垂直型Si基GaN UMOSFET器件处于开启状态。
本发明提供的一种全垂直型Si基GaN UMOSFET器件的工作原理在于：所述器件的结构中包含一个由N+源区层、P+沟道层和N-漂移层构成的金属氧化物半导体场效应晶体管结构，而P+沟道层厚度实际上对应器件的沟道长度；所述Si基全垂直型UMOSFET器件的源极和漏极分别与电源的低电位和高电位连接，P+沟道层与N型漂移区(即N-漂移层)组成的PN结处于反偏状态；当栅极电压大于阈值电压时，在P+沟道层靠近凹槽区域产生反型层即n型GaN，器件产生导电通道，器件开启；当栅极电压小于阈值电压时，由于源极和漏极之间两个相反的PN结，使器件关断。如果增加P+沟道层厚度防止穿通击穿，同时又会增加沟道电阻值，而沟道电阻占开态电阻值的大部分比例，增加器件开态电阻，所以需要优化P+沟道层厚度提高器件性能。器件将NPN管的发射极(N+源区层)与基极(P+沟道层)进行短接防止电流增益和击穿电压下降，即，将N+源区层与P+沟道层短接。
图1中所示的全垂直型Si基GaN UMOSFET功率器件的制备方法可以包括如下步骤：
1)在第一衬底上依次生长形成第一半导体层至第七半导体层，优选的，所述第一衬底包括蓝宝石衬底，所述第一半导体层、第二半导体层、第三半导体层、第四半导体层、第五半导体层、第六半导体层、第七半导体层分别为缓冲层、电化学牺牲层、高阻层、电流扩散层、P+沟道层、N-漂移层、N+源区层；
2)对步骤1)制得的外延结构进行器件隔离处理，之后至少在外延结构的侧壁上覆设钝化层，优选的，所述钝化层的材质包括Al2O3、SiO2、Si3N4中的任意一种或多种的组合；
3)在第二衬底表面形成键合金属层，并利用所述键合金属层将第二衬底与第七半导体层键合，优选的，所述键合金属层为厚度≥500nm的Au薄膜，第二衬底为Si衬底；
4)在将外延结构与第二衬底键合后，采用电化学刻蚀法将第二半导体层的局部或全部去除，或者，采用激光剥离方式将第一半导体层部分或全部去除，使第一衬底与外延结构分离；
5)至少采用等离子体刻蚀方式或湿法腐蚀方式对所述外延结构内与栅极相应的区域进行加工，从而形成与栅极配合的槽状结构，优选的，在70～100℃采用TMAH腐蚀液对所述槽状结构处理1h以上；
6)至少在所述槽状结构内壁上沉积介质层，优选的，所述介质层的材质包括Al2O3、Si3N4、AlN或HfO2中的任意一种或多种的组合；
7)通过光刻方式刻蚀源极窗口至第五半导体层，之后分别在源极窗口和键合金属层上沉积金属形成源电极、漏电极；
8)在介质层上沉积金属形成栅极，并在保护性气氛中进行退火，形成肖特基接触。
较为具体地，本发明实施例中的第一半导体可以是GaN或AlN缓冲层，优选的，第二半导体层为电化学牺牲层(例如N++电化学牺牲层)，其电导率最高，可以通过重掺Si或Ge实现，第二半导体层的载流子浓度≥1E18cm-3；优选的，第五半导体层的材质包括p型的宽禁带半导体；优选的，所述p型的宽禁带半导体包括p型的III族氮化物；优选的，所述p型的III族氮化物包括p-GaN或p-InGaN，但不限于此；第五半导体层(例如高掺杂P+沟道层)采用Mg掺杂实现p型，其掺杂浓度≥2E18cm-3，厚度≥200nm而≤100μm。
较为具体地，外延生长高掺杂P+沟道层需要进行激活，除了在外延生长腔室内原位激活外，也可以在GaN UMOSFET制备过程中进行，例如，可以先进行前述槽状结构的刻蚀，形成窗口后在外延生长腔室外进行非原位激活完成，激活的方式包括高温退火或低能电子辐射激活等方式。
较为具体地，所述第六半导体为低掺杂N-漂移层，其可以采用C或者Fe掺杂以降低背景载流子浓度，提高器件击穿电压，且其掺杂浓度≤5E16cm-3；优选的，所述低掺杂N-漂移层的厚度可以≥1μm而≤100μm。
较为具体地，所述第七半导体层和第四半导体层具有良好的导电性，可以采用Si或Ge掺杂实现n型，载流子浓度≥2E18cm-3。
较为具体地，钝化层覆盖于外延结构的侧壁及第七半导体层的侧壁和体内(具体的，部分钝化层覆盖于第七半导体层的表面和侧壁，其余部分钝化层覆盖于外延层侧壁)，保护其在电化学刻蚀方法中不被刻蚀，优选的，可以采用ALD原子层沉积或PECVD等离子体增强化学气相沉积来沉积钝化层；优选的，所述钝化层的材质包括Al2O3、SiO2、氮化硅(Si3N4)、AlN或HfO2，或是多种材质综合使用，但不限于此。
较为具体地，蓝宝石衬底及其外延层可以通过金属层Au-Au或Au-In或Cu-Sn键合到Si衬底之上，但不限于此；优选的，键合所需金属可以通过电子束溅射镀膜、热电子蒸发镀膜和电化学镀膜等方式制备，但不限于此；优选的，在键合之前、键合所需金属制备完成后，采用Ar或H或O等离子体处理待键合面表面，去除表面杂质，但不限于此；优选的，键合所需金属的厚度≥1μm，键合温度≥150℃，保温时间≥20min。
优选的，可以采用电化学刻蚀的方法除去蓝宝石衬底，刻蚀电源的阳极与第二半导体层相连，阴极与刻蚀阴极相连，电化学刻蚀部分为导电率最高的第二半导体层，电流流经途径为电源阳极、第二半导体、刻蚀溶液、刻蚀阴极和电源阴极；优选的，刻蚀阴极可以是Pt，但不限于Pt；刻蚀阳极可以是In，但不限于In，刻蚀电源电压≥10V；优选的，可以通过刻蚀电流检测装置(例如电流表)对刻蚀回路中的电流大小进行实时监控；刻蚀液能够有效刻蚀第二半导体层，特别是n型半导体的刻蚀液，例如，可以选择但不限于硝酸钾、草酸、氢氟酸等电化学刻蚀液，并且，所述的刻蚀溶液在电化学过程中还兼做电解液。
优选的，还可以通过激光剥离的方式除去蓝宝石衬底，激光剥离采用的激光波长范围大于GaN吸收波长小于蓝宝石吸收波长即可，激光器可以为KrF、Nd:YAG等；优选的，激光照射位置为第一半导体层和蓝宝石衬底界面处，被热分解的第一半导体层在几个纳米到几百纳米不等；激光照射蓝宝石衬底路径不限。
其中，电化学刻蚀和激光剥离方式的区别在于：电化学刻蚀通过电能分解第二半导体层去除蓝宝石衬底；激光剥离是通过热能分解第一半导体层去除蓝宝石衬底。
优选的，本发明实施例可以利用ICP刻蚀源极窗口和槽状结构，在槽状结构中沉积介质层；优选的，完成刻蚀后可使用70至100℃的TMAH修复刻蚀损伤，减少器件泄露电流，降低导通电阻；优选的，槽状结构是用于设置栅极的，亦称之为栅槽，其可以是U型槽；优选的，所述介质层的材料包括Al2O3、SiO2、氮化硅(Si3N4)、AlN或HfO2，或是多种材质综合使用，但不限于此。
具体的，分别在所述源极窗口和槽状结构中沉积金属形成源电极(即源极)和栅电极(即栅极)，漏电极(即漏极)金属沉积于倒装后的键合金属上；其中，源电极可以是多层金属，例如其可以是Ti/Al/Ni/Au(即叠层设置的Ti、Al、Ni、Au)，栅电极可以是Ni/Au(即叠层设置的Ni、Au)，也可以是Pd/Pt/Au多层金属(即叠层设置的Pd、Pt、Au)，漏电极为Au，但不限于此。
具体的，请参阅图2，在本发明的一较为具体的实施方案之中，制作垂直结构Si基GaNUMOSFET功率器件的方法可以包括如下步骤：
1)可以先在蓝宝石衬底1上利用MOCVD依次完成异质外延的缓冲层2，在保证缓冲层2良好的外延形貌和小的半高宽值下，再依次完成N++电化学牺牲层3、高阻层4、电流扩散层5、P+沟道层6、N-漂移层7、N+源区层8的制作，形成外延结构；
2)完成外延结构后，通过光刻图形化和刻蚀技术，可以选择ICP刻蚀或离子注入刻蚀的方式实现器件隔离，利用PECVD沉积钝化层9，钝化层9的种类材质包括Al2O3、SiO2、Si3N4等，保护器件高阻层4上的有源区在接下来的工艺中不被损伤；
3)准备一片Si衬底10，采用溅射镀膜方式分别在Si衬底10和蓝宝石衬底上的GaN外延层表面生长≥500nm Au薄膜，溅射完成后同时进行有机清洗，清洗完成后放入Ar等离子体中处理，Ar等离子体主要是利用物理轰击的方法去除表面的氧化物等杂质，获得良好的表面平整度；完成处理后立刻将Si衬底10(已经生长Au薄膜)和外延层(已经生长Au薄膜)进行Au-Au预键合，即直接将两种样品贴合，再转移到贴片机中进行键合；
4)键合完成后，使用电化学刻蚀法去除蓝宝石衬底1，请参阅图3，其基本原理为：电流能流过导电性能良好的半导体，如重掺杂的P或N型半导体，从而发生氧化还原反应，使得化合物半导体分解为单质金属及气体，所述电化学刻蚀由于N++电化学牺牲层3为浓度≥1E18cm-3重掺杂外延层，导电性能极好当N++电化学牺牲层3被全部刻蚀刻蚀，蓝宝石衬底1和缓冲层2脱落；
5)完成蓝宝石衬底1剥离后，利用有机溶液进行清洗并用高纯氮气进行吹洗，对清洗干净的样品进行光刻显影，光刻胶采用AZ5214，曝光时间为6.5s，显影时间为50s-60s，进行槽状结构刻蚀，以形成U型栅槽，刻蚀可以采用等离子体刻蚀和湿法腐蚀的方法；除了采用光刻胶外，也可以采用金属或SiO2等硬掩膜，金属或Si02掩膜的刻蚀可以采用光刻胶作为掩膜，SiO2的刻蚀方法可以采用反应离子刻蚀或湿法刻蚀等；形成的U型栅槽用TMAH在70～100℃下处理1h，修复刻蚀带来的损伤，提高器件沟道迁移率，降低导通电阻；
6)完成槽状结构刻蚀后，槽状结构的内壁与P+沟道层6之间沉积介质层13；沉积材质包括Al2O3、Si3N4、AlN或HfO2，或是多种材质综合使用，可以采用低压化学气相沉积、等离子体增强化学气相沉积或等离子体增强原子层沉积工艺等；
7)通过光刻刻蚀源极窗口至P+沟道层6，以避免寄生晶体管效应，之后分别在源极窗口和倒装后的键合金属上积金属形成源电极11和漏电极14Ti/Al/Ni/Au叠层金属，厚度分别为20/130/50/50nm；
8)栅极Ni/Au多层金属12沉积于介质层13上，可以采用电子束蒸发和磁控溅射，随后进行剥离清洗，在氮气气氛下进行400℃10min的退火形成肖特基接触完成整个器件的制作。
需要说明的是，衬底剥离是指去除蓝宝石衬底，键合是指键合至Si衬底；钝化层和介质层都属于绝缘层。
本发明实施例提供的一种全垂直型Si基GaN UMOSFET功率器件器件结构及其制备方法，将外延质量良好的GaN-on-Sapphire上转移到Si衬底上，有效降低了GaN全垂直型功率器件制备成本，利于实现器件的商业化。
应当理解，上述实施例仅为说明本发明的技术构思及特点，其目的在于让熟悉此项技术的人士能够了解本发明的内容并据以实施，并不能以此限制本发明的保护范围。凡根据本发明精神实质所作的等效变化或修饰，都应涵盖在本发明的保护范围之内。
Claims (10)
1.一种全垂直型Si基GaN UMOSFET功率器件，其特征在于包括：硅衬底，以及，主要由N+源区层、N-漂移层和P+沟道层构成的金属氧化物半导体场效应晶体管结构；所述N+源区层、N-漂移层和P+沟道层沿逐渐远离硅衬底的方向依次叠设在硅衬底上；所述硅衬底与N+源区层及漏极电连接，所述P+沟道层与源极电性配合，且所述P+沟道层及N-漂移层内分布有与栅极配合的槽状结构。
2.根据权利要求1所述的全垂直型Si基GaN UMOSFET功率器件，其特征在于还包括电流扩散层，所述电流扩散层叠设在P+沟道层上。
3.根据权利要求1所述的全垂直型Si基GaN UMOSFET功率器件，其特征在于：所述源极为两个以上；和/或，所述源极局部进入P+沟道层；和/或，所述N+源区层与P+沟道层短接；和/或，所述源极、漏极分别与电源的低电位、高电位连接；和/或，所述栅极与P+沟道层及N-漂移层之间分布有介质层；和/或，所述硅衬底与N+源区层键合；和/或，至少在所述金属氧化物半导体场效应晶体管结构的侧壁上还覆设有钝化层。
4.一种全垂直型Si基GaN UMOSFET功率器件的制备方法，其特征在于包括：
在第一衬底上生长形成外延结构，所述外延结构包括依次形成的第一半导体层和/或第二半导体层、第五半导体层、第六半导体层和第七半导体层，其中所述第五半导体层、第六半导体层与第七半导体层配合形成金属氧化物半导体场效应晶体管结构；
将第七半导体层与第二衬底键合，且所述第七半导体层与第二衬底电性配合，所述第二衬底为Si衬底；
将第一半导体层和/或第二半导体层整体或部分去除，从而使第一衬底与外延结构分离；
对所述外延结构内与栅极相应的区域进行加工，从而形成与栅极配合的槽状结构，所述槽状结构贯穿第五半导体层且局部进入第六半导体层；
制作栅极、源极及漏极，并使所述漏极与第二衬底电连接，所述第五半导体与源极电性配合。
5.根据权利要求4所述的制备方法，其特征在于还包括：在衬底上依次生长形成第一半导体层和/或第二半导体层、第三半导体层和/或第四半导体层、第五半导体层、第六半导体层和第七半导体层；其中，所述第一半导体层、第二半导体层、第三半导体层、第四半导体层、第五半导体层、第六半导体层、第七半导体层分别为缓冲层、电化学牺牲层、高阻层、电流扩散层、P+沟道层、N-漂移层、N+源区层。
6.根据权利要求4所述的制备方法，其特征在于还包括：对所述外延结构进行器件隔离处理，并至少在所述金属氧化物半导体场效应晶体管结构的侧壁上覆设钝化层。
7.根据权利要求4、5或6所述的制备方法，其特征在于还包括：
通过金属键合方式使第二衬底与第七半导体层结合；
采用电化学刻蚀法去除所述外延结构内的第二半导体，使第一衬底与外延结构分离，优选的，所述第二半导体层为浓度≥1E18cm-3的重掺杂外延层，
或者，采用激光剥离方式将第一半导体层部分或全部去除，使第一衬底与外延结构分离。
8.根据权利要求4所述的制备方法，其特征在于还包括：在所述槽状结构内形成介质层，之后制作栅极。
9.根据权利要求4所述的制备方法，其特征在于还包括：制作两个以上源极，并使每一源极与第五半导体层电性接触；优选的，所述源极局部进入第五半导体层。
10.根据权利要求4所述的制备方法，其特征在于具体包括如下步骤：
1)在第一衬底上依次生长形成第一半导体层至第七半导体层，优选的，所述第一衬底包括蓝宝石衬底；
2)对步骤1)制得的外延结构进行器件隔离处理，之后至少在外延结构的侧壁上覆设钝化层，优选的，所述钝化层的材质包括Al2O3、SiO2、Si3N4中的任意一种或多种的组合；
3)在第二衬底表面形成键合金属层，并利用所述键合金属层将第二衬底与第七半导体层键合，优选的，所述键合金属层为厚度≥500nm的Au薄膜；
4)在将外延结构与第二衬底键合后，采用电化学刻蚀法将第二半导体层的局部或全部去除，或者，采用激光剥离方式将第一半导体层部分或全部去除，使第一衬底与外延结构分离；
5)至少采用等离子体刻蚀方式或湿法腐蚀方式对所述外延结构内与栅极相应的区域进行加工，从而形成与栅极配合的槽状结构，优选的，在70～100℃采用TMAH腐蚀液对所述槽状结构处理1h以上；
6)至少在所述槽状结构内壁上沉积介质层，优选的，所述介质层的材质包括Al2O3、Si3N4、AlN或HfO2中的任意一种或多种的组合；
7)通过光刻方式刻蚀源极窗口至第五半导体层，之后分别在源极窗口和键合金属层上沉积金属形成源电极、漏电极；
8)在介质层上沉积金属形成栅极，并在保护性气氛中进行退火，形成肖特基接触。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
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