JP2007329346A - 半導体装置とその製造方法 - Google Patents
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Abstract
【課題】選択エピ層のファセット部におけるイオン注入を適切に行うことを可能にする。
【解決手段】半導体基板に素子分離領域が形成される。素子分離領域の近傍における素子分離領域に隣接する素子領域が、素子分離領域との境界を裾とする丘状に成型される。素子領域に選択エピタキシャル成長によりエピ層が形成される。イオン注入法によりエピ層が設けられた領域に不純物が注入される。
【選択図】図10
【解決手段】半導体基板に素子分離領域が形成される。素子分離領域の近傍における素子分離領域に隣接する素子領域が、素子分離領域との境界を裾とする丘状に成型される。素子領域に選択エピタキシャル成長によりエピ層が形成される。イオン注入法によりエピ層が設けられた領域に不純物が注入される。
【選択図】図10
Description
本発明は、半導体装置とその製造方法に関する。
半導体装置の製造において、ソースドレイン領域に選択エピ成長を用いる技術が知られている。図1は、その方法を説明するための半導体素子の上面図である。半導体基板SUに、素子分離領域101が設けられる。素子分離領域によって囲まれた領域である素子領域103における基板SUの上に、ゲート電極部が設けられる。
図2は、図1に示された半導体素子のA−A’断面図である。ゲート電極部102は、ゲート絶縁膜111、ゲート電極112、絶縁膜113及びサイドウォールスペーサー114を備える。
こうした半導体素子は、次のような工程により製造される。シリコン製の基板SUに、素子分離領域101が形成される。素子分離領域101に囲まれた素子領域103における基板SU上に、ゲート絶縁膜111が成膜される。ゲート絶縁膜111の上に、ゲート電極の材料であるドープトポリシリコンが成膜され、WSiやWなどが成膜される。その上にゲートのマスクとなる酸化膜や窒化膜などの絶縁膜113が成膜され、フォトレジストによるパターニングの後、ドライエッチング法によりゲート電極が形成される。その後、サイドウォールスペーサーとなる酸化膜または窒化膜が成膜され、ドライエッチング法によりサイドウォールスペーサー114が形成される。
その後の工程を、図3〜5を参照して説明する。まず、SiH2Cl2とHClの混合ガスにより、ソースドレイン領域に選択的にシリコンをエピ成長させ、エピ層115が形成される(図3)。
図4は、図3の工程の後における図1のB−B’断面を示す。エピ層115の上からイオン注入法により不純物が注入され、ソースドレイン注入あるいは選択エピ層115の低抵抗化のための注入が行われる(図4)。
基板SUの上に、層間絶縁膜116が形成される。フォトレジストを用い、ドライエッチング法によりコンタクトホール117が形成される。コンタクト抵抗を低抵抗化するために、コンタクトホール117を通じて選択エピ層115に不純物がイオン注入法により注入される(図5)。
特許文献1には、ソース領域及びドレイン領域上に形成されるエピタキシャルシリコン膜にファセットの成長を抑制することを課題とする半導体装置の製造方法が記載されている。その技術によれば、エピタキシャル成長を用いてソース領域及びドレイン領域上にエピタキシャルシリコン膜を形成する半導体装置において、ソース領域及びドレイン領域に接する素子分離絶縁膜102の表面高さが、ソース領域及びドレイン領域を形成する半導体基板の表面高さと同じか低く形成され、素子分離絶縁膜上の一部に、素子分離絶縁膜とは異なる材料(例えば、SiN)で、ストッパ部116が形成される。
特開2005‐175299号公報
図6は、図3に示された工程における半導体素子を示す。通常、選択エピ成長によって素子領域103上に形成されたエピ層115は、素子領域103と素子分離領域101の境界付近でファセット118を有する。すなわち、素子領域103と素子分離領域101との境界付近におけるエピ層115は、素子領域103の中央付近に比べて薄い。そのため、ソースドレイン領域を形成するために不純物を注入するとき、または選択エピ層を低抵抗化するために不純物を注入するとき、ファセット118の領域において、不純物が他の領域よりも容易にエピ層115を突き抜け、所望の深さより深くまで不純物が注入される可能性がある。
図7は、図4を参照して説明された工程において、コンタクトホール117がずれた位置に設けられた場合を示す。このような場合、同様に、ファセット118の領域において、コンタクト抵抗を低抵抗化するために不純物を注入するとき、不純物が他の領域よりも容易にエピ層115を突き抜け、所望の深さより深くまで不純物が注入される可能性がある。
本発明の目的は、選択エピ層のファセット部におけるイオン注入を適切に行うことを可能にする半導体装置とその製造方法を提供することである。
以下に、[発明を実施するための最良の形態]で使用される番号を括弧付きで用いて、課題を解決するための手段を説明する。これらの番号は、[特許請求の範囲]の記載と[発明を実施するための最良の形態]との対応関係を明らかにするために付加されたものである。ただし、それらの番号を、[特許請求の範囲]に記載されている発明の技術的範囲の解釈に用いてはならない。
本発明による半導体装置の製造方法は、活性領域を半球状に丸めることにより、ソースドレイン注入、選択エピ層を低抵抗化するための注入、あるいはコンタクト抵抗を低減するための注入が選択エピ層を突き抜けて、所望の深さよりも深くまで注入されることを防ぐ。
本発明による半導体装置の製造方法は、半導体基板(SU)に素子分離領域(1)を形成するステップと、素子分離領域(1)の近傍における素子分離領域(1)に隣接する素子領域(3)を素子分離領域(1)との境界を裾とする丘状に成型する成型ステップと、素子領域(3R)に選択エピタキシャル成長によりエピ層(15)を形成するエピ層形成ステップと、イオン注入法によりエピ層(15)が設けられた領域に不純物を注入するステップとを備える。
本発明による半導体装置の製造方法は更に、成型ステップの前に、素子分離領域(1)をエッチングするステップを備える。成型ステップは、半導体基板(SU)にアニールを施すことによって実施される。
本発明による半導体装置の製造方法において、素子分離領域(1)と素子領域(3R)との境界において、成型ステップの前における半導体基板(SU)の表面と、エピ層(15)の境界に沿った端部との間の角度(θ1+θ2)は、90度以上である。
本発明による半導体装置の製造方法は更に、表面に対して垂直な方向から不純物をイオン注入するステップを備える。
本発明による半導体装置の製造方法は更に、成型ステップの後に、素子領域(3)上にゲート電極(12)を形成するステップを備える。エピ層(15)はゲート電極(12)に対応するソースドレイン領域に形成される。
本発明による半導体装置の製造方法は更に、エピ層(15)と素子分離領域(1)とを覆う層間絶縁膜(16)を形成するステップと、層間絶縁膜(16)にコンタクトホール(17)を形成するステップと、コンタクトホール(17)を通してエピ層(15)に不純物を注入するステップとを備える。
本発明による半導体装置は、半導体基板に形成された素子分離領域(1)と、素子分離領域(1)に隣接し、素子分離領域(1)との境界を裾とする丘状の表面を有する素子領域(3)と、素子領域(3)の表面に配置されたエピ層(15)とを備える。
本発明による半導体装置の境界において、素子分離領域(1)の表面と、エピ層(15)の境界に沿った端部とに挟まれる角度は、90度以下である。
本発明によれば、選択エピ層(15)のファセット部におけるイオン注入を適切に行うことを可能にする半導体装置とその製造方法が提供される。
以下、図面を参照しながら本発明を実施するための最良の形態について説明する。図8、9、11及び12は、本実施の形態における半導体装置の製造工程の各段階を、図1におけるB−B’断面に相当する断面で示している。図10は、図1におけるA−A’断面に相当する断面を示す図である。
シリコン基板SU上に、素子分離領域1が形成される。この段階では、素子分離領域1の表面と、素子分離領域1によって囲まれる領域である素子領域3の表面とは概ね同一平面状に位置する。次に、シリコン基板SUの表面を弗酸などでエッチングすることにより、素子分離領域1をシリコン基板SUより30nm程度凹ませる。すなわち、この処理の結果、素子領域3におけるシリコン基板SUの表面がxy平面に属するものとし、シリコン基板SUの表面から垂直にシリコン基板SUの外側に向く方向をz軸正方向としたとき、素子分離領域1の表面1Sは、z軸座標=−h(hは正数、図7の例ではh=30nm)に位置する(図8)。
次に、900℃程度の水素雰囲気中でアニールが実施されることにより、素子領域3におけるシリコン基板SUが半球状に丸められ、半球状素子領域3Rが形成される(図9)。この工程により、素子分離領域1の近傍において、半球状素子領域3Rの表面は、素子分離領域1との境界を裾とする丘状に成型される。
すなわち、半球状素子領域3Rの表面は、素子分離領域1との境界に近いほど、z軸方向に連続的かつなめらかに素子分離領域1の表面1Sにz軸の正方向から近づくように形成される。半球状素子領域3Rとアニールが行われる前の素子領域3におけるシリコン基板SUの表面とは、角θ1(0°<θ1<90°)をなす。すなわち、素子分離領域1に接する端部における半球状素子領域3Rの角度はθ1である。
図10は、図1におけるA−A’断面に相当する断面を示す。半球状素子領域3Rの表面に沿ってゲート絶縁膜11が形成される。ゲート絶縁膜11の上にゲート電極12が形成される。ゲート電極12の上面は平坦化処理される。ゲート電極12の上に絶縁膜13が形成される。フォトレジストによるパターニングの後、ドライエッチング法によりゲート電極が形成される。ゲート絶縁膜11、ゲート電極12及び絶縁膜13の側面にサイドウォールスペーサー14が形成される。SiH2Cl2とHClとの混合ガスにより、半球状素子領域3Rのソースドレイン領域に選択的にシリコンをエピ成長させることにより、エピ層15が形成される。
エピ層15は、素子分離領域1に接する端部において、ファセットを有する。図11には、ファセット18の端面(すなわち、素子分離領域1と半球状素子領域3との境界領域において、半球状素子領域3Rの表面とエピ層15の表面とを結ぶ、素子分離領域1に沿って延長する細長い領域)と半球状素子領域3のエピ層15が形成される以前のシリコン基板SUの表面とがなす角度θ2が図示されている。正確には角度θ2は、素子分離領域1と半球状素子領域3Rの境界線が延長する方向に垂直な面の内部でファセット18の端面と半球状素子領域3の表面とがなす角度である。角度θ1と角度θ2とは、次の条件を満たすことが望ましい(図11)。
θ1+θ2≧90°
θ1+θ2≧90°
他の表現をすれば、上記の条件は次のように示される。基板SUには概ね相似形の複数の半導体素子が形成される。それらの半導体素子は、概ね同一の主面に平行に配列される。その主面(図面ではxy平面に平行)とファセット18の端面とがなす角度は、90度以上であるように成型されることが望ましい。あるいは、素子分離領域1の表面1Sと、ファセット18の端面とに挟まれる角度は90度以下であることが望ましい。
次に、半球状素子領域3Rにソースドレイン領域を形成するために、またはエピ層15を低抵抗化するために、イオン注入法により不純物が注入される。不純物は、z軸の正方向から供給される。エピ層15の厚さはファセット領域も含めてz軸方向に概ね均一であるため、ファセット領域において不純物が他の領域よりも深く注入されることによる不均一が防止され、不純物が所望の深さに注入される(図12)。
次に、素子分離領域1と半球状素子領域3Rとの上を覆う層間絶縁膜16が形成される。フォトレジストを用い、ドライエッチング法により、層間絶縁膜16にコンタクトホール17が形成される。コンタクトホール17の中心は、ゲート電極が配置される半球状素子領域3Rの中央の領域に重なるように配置される。コンタクトホール17の位置がずれる重ね合わせずれが生じる場合がある。重ね合わせずれによって、コンタクトホール17がファセット18の位置に開けられた場合、本実施の形態においては、エピ層15の厚さはファセット領域も含めてz軸方向に概ね均一であるため、ファセット領域において不純物が他の領域よりも深く注入されることによる不均一が防止され、不純物が所望の深さに注入される(図13)。
1…素子分離領域
1S…表面
3…素子領域
3R…半球状素子領域
11…ゲート絶縁膜
12…ゲート電極
13…絶縁膜
14…サイドウォールスペーサー
15…エピ層
18…ファセット
101…素子分離領域
102…ゲート電極部
103…素子領域
111…ゲート絶縁膜
112…ゲート電極
113…絶縁膜
114…サイドウォールスペーサー
115…エピ層
116…層間絶縁膜
117…コンタクトホール
118…ファセット
SU…基板
1S…表面
3…素子領域
3R…半球状素子領域
11…ゲート絶縁膜
12…ゲート電極
13…絶縁膜
14…サイドウォールスペーサー
15…エピ層
18…ファセット
101…素子分離領域
102…ゲート電極部
103…素子領域
111…ゲート絶縁膜
112…ゲート電極
113…絶縁膜
114…サイドウォールスペーサー
115…エピ層
116…層間絶縁膜
117…コンタクトホール
118…ファセット
SU…基板
Claims (8)
- 半導体基板に素子分離領域を形成するステップと、
前記素子分離領域の近傍における前記素子分離領域に隣接する素子領域を前記素子分離領域との境界を裾とする丘状に成型する成型ステップと、
前記素子領域に選択エピタキシャル成長によりエピ層を形成するエピ層形成ステップと、
イオン注入法により前記エピ層が設けられた領域に不純物を注入するステップ
とを具備する
半導体装置の製造方法。 - 請求項1に記載された半導体装置の製造方法であって、
更に、前記成型ステップの前に、前記素子分離領域をエッチングするステップ
を具備し、
前記成型ステップは、前記半導体基板にアニールを施すことによって実施される
半導体装置の製造方法。 - 請求項1または2に記載された半導体装置の製造方法であって、
前記素子分離領域と前記素子領域との境界において、前記成型ステップの前における前記半導体基板の表面と、前記エピ層の前記境界に沿った端部との間の角度は、90度以上である
半導体装置の製造方法。 - 請求項3に記載された半導体装置の製造方法であって、
更に、前記表面に対して垂直な方向から不純物をイオン注入するステップ
を具備する
半導体装置の製造方法。 - 請求項1から4のうちのいずれか1項に記載された半導体装置の製造方法であって、
更に、前記成型ステップの後に、前記素子領域上にゲート電極を形成するステップ
を具備し、
前記エピ層は前記ゲート電極に対応するソースドレイン領域に形成される
半導体装置の製造方法。 - 請求項1から5のうちのいずれか1項に記載された半導体装置の製造方法であって、
更に、前記エピ層と前記素子分離領域とを覆う層間絶縁膜を形成するステップと、
前記層間絶縁膜にコンタクトホールを形成するステップと、
前記コンタクトホールを通して前記エピ層に不純物を注入するステップ
とを具備する
半導体装置の製造方法。 - 半導体基板に形成された素子分離領域と、
前記素子分離領域に隣接し、前記素子分離領域との境界を裾とする丘状の表面を有する素子領域と、
前記素子領域の表面に配置されたエピ層
とを具備する
半導体装置。 - 請求項7に記載された半導体装置であって、
前記境界において、前記素子分離領域の表面と、前記エピ層の前記境界に沿った端部とに挟まれる角度は、90度以下である
半導体装置。
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