KR101309495B1 - 트렌치 반도체 디바이스를 형성하는 방법 및 그를 위한구조 - Google Patents

트렌치 반도체 디바이스를 형성하는 방법 및 그를 위한구조 Download PDF

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Abstract

일 실시예에서, 트렌치 반도체 디바이스는 트렌치의 측벽들을 따라 제 1 두께의 산화물을 구비하고, 트렌치의 저면의 적어도 일부를 따라 보다 두꺼운 두께를 갖도록 형성된다.
트렌치 반도체 디바이스, 에피텍셜층, 개구, 트렌치, 트랜지스터

Description

트렌치 반도체 디바이스를 형성하는 방법 및 그를 위한 구조{Method of forming a trench semiconductor device and structure therefor}
도 1은 본 발명에 따른 반도체 디바이스의 일부의 실시예의 부분 확대 단면도.
도 2는 본 발명에 따른 도 1의 반도체 디바이스를 형성하는 방법의 초기 스테이지의 부분들을 예시하는, 도 1의 반도체 디바이스의 부분 확대 단면도.
도 3 내지 도 9는 본 발명에 따른 도 1의 반도체 디바이스를 형성하는 방법의 실시예에 따른 후속 스테이지들의 부분들을 예시하는, 도 1의 반도체 디바이스의 부분 확대 단면도.
*도면의 주요부분에 대한 부호의 설명*
10 : 디바이스 11 : 반도체 기판
12 : 벌크 반도체 기판 13 : 에피텍셜층
25, 26, 27 : 트랜지스터들 28, 29, 30 : 트렌치들
본 발명은 일반적으로 전자 장치들에 관한 것이며, 특히, 반도체 디바이스들 및 구조를 형성하는 방법들에 관한 것이다.
과거에는, 반도체 산업이 실리콘 산화물과 같은 절연체로 정렬된 트렌치들을 이용한 반도체 디바이스들을 형성하기 위해 다양한 방법 및 구조들을 이용하였다. 이들 정렬된 트렌치들(lined trenches)은 금속 산화물 반도체 전계 효과 트랜지스터들(metal oxide semiconductor(MOS) field effect transistor)을 위한 게이트 절연체를 형성하는 것과 같은 다양한 용도들을 갖는다. 하나의 특정 용도는 전력 MOS 트랜지스터들의 게이트를 형성하는 것이다. 이와 같은 MOS 트랜지스터들은 때때로 트렌치 FET들 또는 TFET로서 언급된다.
정렬된 트렌치들을 형성하는 하나의 방법은 절연체를 형성하기 위해 두 개의 다른 처리 단계들을 사용하는 것이다. 실리콘 이산화물 또는 산화물은 트렌치의 바닥부상에 형성되고, 후속하여 산화물은 트렌치의 측벽들을 따라 형성된다. 바닥부 산화물에 후속하는 측벽 산화물의 형성은 바닥부 산화물을 형성하는 동안 다중 처리 단계를 위해 임계 트렌치 측벽을 노출하고 바닥부 산화물 인터페이스에 대하여 측벽에의 응력(stress)이 증가된다. 증가된 응력은 종종 인터페이스에서 측벽 산화물 박막화(sidewall oxide thinning)를 유발한다.
정렬된 트렌치들을 형성하는 다른 방법은 트렌치 개구부 주위에 트렌치의 상면부 및 트렌치의 바닥부에 두꺼운 산화물을 동시에 형성하는 것이다. 트렌치 개구부와 근접한 산화물은 코너 산화물(corner oxide)로서 언급된다. 정렬된 트렌치와 같은 예는 "낮은 게이트 전하를 갖는 트렌치 전력 MOSFET(Trench Power MOSFET Having Low Gate Charge", 공개 문헌, 웹 사이트 IP.com, IPCOM000021950D, 2004년 2월 17일로 표제된 공보에 개시되었다. 트렌치의 상단부에서의 두꺼운 산화물은 트렌치의 상단부의 개구를 협소화하고, 종종, 트렌치내에 도전성 재료를 형성하는 것을 곤란하게 하였다. 트렌치의 상단부에서의 산화물 성장은 또한 트렌치의 저면부에 형성될 수 있는 산화물이 두께를 제한하였다.
따라서, 트렌치의 저면에 두꺼운 산화물을 형성하는 것을 용이하게 하고, 후속 처리 단계들 동안 트렌치의 측벽들을 보호하고, 결과적인 디바이스의 응력을 감소시키며, 도전성 재료로 트렌치를 충전하는 것을 방해하지 않고, 트렌치의 저면에서 산화물의 두께를 제한하지 않는 정렬된 트렌치 및 방법을 갖는 것이 바람직하다.
예시의 간략성 및 명료성을 위해, 도면들의 요소들은 반드시 실척도대로는 아니며, 서로 다른 도면들에서, 동일 참조 번호들은 동일 요소들을 나타낸다. 부가적으로, 잘 알려진 단계들 및 요소들의 설명들 및 세부사항들은 설명의 간략화를 위해 생략된다. 비록 디바이스들이 여기서, 특정 N-채널 또는 P-채널 디바이스들로서 설명될 수 있지만, 당업자는 본 발명에 따라서 상보적 디바이스들도 가능하다는 것을 알 수 있을 것이다. 도면들의 명료성을 위해, 디바이스 구조체들의 도핑된 영역들은 실질적인 직선 에지들(straight line edges) 및 정확하게 각진 코너들(precise angular corners)을 갖는 것으로서 도시한다. 그러나, 당업자들은 도펀트들(dopants)의 확산 및 활성화로 인해, 도핑된 영역들의 에지들은 실질적으로 직 선들이 아니며, 코너들은 정확한 직각들은 아니라는 것을 이해할 것이다.
도 1은 트렌치들(28, 29, 30)과 같은 산화물이 정렬된 트렌치를 사용하는 반도체 디바이스(10)의 예시적 실시예의 일부의 확대 단면도를 도시한다. 트렌치들(28, 29, 30)은 일반적인 방식으로 화살표들로 지시되어 있다. 디바이스(10)는 제 1 표면 또는 상부면(15)을 가지는 반도체 기판(11)상에 형성되어 있다. 트렌치들(28, 29, 30)은 트렌치들(28, 29, 30)의 측벽들을 따라 제 1 두께를 가지는 산화물(41) 및 트렌치들(28, 29, 30)의 저면부를 따라 제 1 두께보다 두꺼운 제 2 두께를 가지는 산화물(46)을 갖도록 형성된다. 측벽들상의 산화물(41)의 두께는 산화물(46)의 형성 동안 실질적으로 동일한 두께로 남아 있으며, 저면상의 산화물(46)의 두께 보다 매우 얇다. 부가적으로, 트렌치들(28 내지 30)의 측벽들은 트렌치들(28 내지 30)의 개구 부근의 표면(15)과 90°보다 큰 각도를 형성한다. 도 1에 예시된 예시적 실시예에 대하여, 트렌치들(28, 29, 30)은 트랜지스터들(25, 26, 27)과 같은 복수의 상호접속된 수직 파워 MOSFET 셀들을 구비하는 수직 파워 MOSFET를 형성하도록 이용된다. 복수의 상호접속된 셀들을 가지는 파워 MOSFET들은 당업자들에게 잘 알려져 있다. 트랜지스터들(25, 26, 27)은 일반적인 방식으로 화살표들로 식별된다. 다른 실시예들에서, 임의의 트렌치들(28 내지 30)은 개별 트랜지스터 또는 다른 유형의 반도체 디바이스의 일부로서 사용될 수 있다.
도 2는 디바이스(10) 형성 방법의 실시예의 초기 스테이지의 부분들을 예시하는 디바이스(10)의 확대 단면부를 도시한다. 본 설명은 도 1 및 도 2 양자 모두를 참조한다. 기판(11)은 일반적으로, 벌크 반도체 기판(bulk semiconductor substrate; 12)을 포함하며, 이는 기판(12)의 일 표면상에 형성된 에피텍셜층(epitaxial layer; 13)을 가진다. 그러나, 일부 실시예들에서, 에피텍셜층(13)은 불필요할 수 있으며, 디바이스(10)는 벌크 반도체 기판(12)상에 형성될 수 있다. 이런 경우에, 표면(15)은 기판(12)의 상단면이 된다. 표면(15)의 일부는 기판(11)내의 도핑된 영역(14)을 형성하도록 도핑될 수 있다. 바람직한 실시예에서, 벌크 기판(12)은 강하게 도핑된 N-형이고, 층(13)은 가볍게 도핑된 N-형이고, 영역(14)은 P-형이다. 기판(11)의 영역(20)은 트랜지스터들(25, 26, 27)과 같은 트랜지스터들 및 다른 액티브 및 패시브 소자들을 형성하기 위해 사용된다. 기판(11)의 다른 영역들은 디바이스들의 다른 유형들을 위해 사용될 수 있다.
제 1 격리 영역(17), 일반적으로 실리콘 이산화물이 기판(11)의 표면(15)상에 형성된다. 제 1 보호층(18)이 층(17)상에 형성된다. 추가로 후술될 바와 같이, 보호층(18)은 산화물들(41, 46)을 형성하는 것을 보조하기 위해 사용되며, 표면(15) 부근의 트렌치들(28 내지 30)의 개구가 개구로부터 원위의 트렌치들(28 내지 30)의 폭과 같거나, 그 보다 넓어지는 것을 보증하는 것을 돕는다. 이런 구성은 트렌치들(28 내지 30)내에 도전체 재료를 순차 형성하는 것을 용이하게 한다. 층(18)을 위해 사용되는 재료는 산소 확산을 규제하는 재료이며, 따라서, 층(18) 아래의 임의의 층들의 산화를 규제한다. 비록, 층(18)이 재료의 단층으로서 도시되어 있지만, 이는 또한 서로 다른 재료 유형들의 층상 구조체일 수도 있다. 층들(17, 18)은 각각 실리콘 이산화물 및 실리콘 질화물상의 실리콘 산화물의 적층체인 것이 바람직하다. 도시되어 있지 않은 마스크가 일반적으로 층(18)에 적용되며, 개구(21)가 층(18) 및 산화물(17)을 통해 영역(21)내의 표면(15)의 일부를 노출시키도록 형성된다. 개구(21)는 후속하여, 추가로 후술될 바와 같은 필드 산화물 영역을 형성하기 위해 사용된다.
도 3은 반도체 디바이스(10)를 형성하는 방법의 실시예의 후속 스테이지에서 디바이스(10)의 일부의 확대 단면도를 예시한다. 점선들로 도시되어 있는 마스크(31)가 층(18)에 적용되고, 트렌치들(28, 29, 30)이 형성되는 개구들을 갖도록 패턴화된다. 마스크(31)내의 개구들은 층(18)을 통해, 층(17)을 통해, 그리고, 기판(11)내로 제 1 깊이(37)로 개구들을 형성하기 위해 사용되며, 그에 의해, 트렌치들(28, 29, 30)을 위한 기판(11)내의 개구들을 형성한다. 본 기술 분야에 잘 알려져 있는 바와 같이, 층들(18, 그리고, 그후, 17)을 에칭하기 위해 사용되는 화학제들은 일반적으로, 기판(11)을 에칭하기 위해 사용되는 화학제들과는 다르다. 바람직한 실시예에서, 이방성 불소 기반 RIE 유형의 에칭이 층들(17, 18)을 에칭하기 위해 사용된다. 트렌치들(28, 29, 30)을 위한 기판(11)내의 개구들은 일반적으로 보쉬(Bosch) 프로세스 같은 불소 기반 기술들 또는 염소나 브롬 화학제를 일반적으로 사용하는 반응성 이온 에칭(reactive ion etching; RIE) 같은 다양한 잘 알려진 기술들에 의해 형성될 수 있다. 바람직한 실시예에서, 깊이(37)는 영역(14)의 깊이 보다 크다. 영역(14)을 갖지 않은 실시예들에 대하여, 깊이(37)는 다를 수 있다. 마스크(31)가 제거된다.
기판(11)내의 개구들은 일반적으로 층들(17, 18)을 통해 개구의 에지들과 정렬된 측벽들(35)을 갖는다. 이 측벽들(35)의 위치는 트렌치들(28 내지 30)내에 점 선들로 예시되어 있다. 측벽들(35)은 그후 점선들로부터 측벽들(35)의 실리콘 및 저면(36)내로 연장하는 산화물(34)을 형성하도록 산화된다.
도 4는 반도체 디바이스(10)를 형성하는 방법의 실시예의 다른 후속 스테이지에서 디바이스(10)의 일부의 확대 단면도를 예시한다. 산화물(34)은 측벽들(35) 및 저면(36)으로부터 제거되고, 그에 의해, 측벽들(35)이 층(18)아래에서 오목해지거나 뒤밀림(pull-back)되게 한다. 뒤밀림 또는 오목부의 양은 일반적으로, 산화물(34)의 두께 및 제거되는 산화물(34)의 양에 의해 결정된다. 바람직한 실시예에서, 산화물(34)은 약 백(100) 나노미터의 두께로 형성되고, 산화물(34) 모두가 제거되어, 측벽들(35)이 산화물(34)의 두께의 약 1/2 만큼 뒤밀림되는 결과를 초래한다. 측벽(35)으로부터의 산화물(34)의 제거 동안, 층(17)의 일부도 또한 층(18)을 통한 개구에 인접하게, 층(18) 아래로부터 제거된다. 일반적으로, 층(34)을 제거하기 위한 프로세스는 산화물에 대해 선택적이며, 산화물(34)에 접하는 층(17)의 부분을 따르며, 심지어 층(17) 아래로 소정 거리(38)만큼 연장한다. 거리(38)는 일반적으로, 산화물(34)의 두께보다 크며, 약 백(100) 내지 1천(1000) 나노미터, 바람직하게는 약 백오십(150) 나노미터일 수 있다.
층(17)의 일부를 제거하는 것은 또한, 측벽들(35)과 표면(15)에 근접 또는 인접한, 특히, 그 계면에서 견부들(39)의 일부내로 측벽들(35)의 일부를 형성하는 표면(15) 부근의 측벽들(35)의 부분을 제거한다. 견부들(39)은 표면(15)과 비직교 교차부를 형성하며, 일반적으로, 90°보다 큰 결과적인 사이각(40)을 형성한다. 층(18) 아래의 층(17)의 일부의 제거는 층(18)의 일부가 리지(22; ledge)로서 트렌 치들(28 내지 30)의 개구에 걸려지게 한다. 리지(22)는 측벽들(35)을 따라 연장하며, 층(18)의 하위면 또는 저면(19)을 노출시킨다. 층(18)의 언더커팅은 또한, 표면(15)에서, 트렌치들(28, 29, 30)의 개구가 개구 원위의 측벽들(35)을 따른 트렌치들(28, 29, 30)의 폭보다 넓게 형성한다. 견부들(shoulders; 39)을 형성하는 것은, 트렌치들(28 내지 30)을 도전체 재료로 후속 충전하는 것을 포함하는, 트렌치들(28 내지 30)의 잔여 엘리먼트들을 형성하는 것을 촉진하는 표면(15) 부근의 넓은 개구를 제공하는 것을 돕는다. 표면(19)으로부터 측벽들(35) 까지의 견부들(39)의 길이는 일반적으로, 약 백오십(150) 나노미터이다. 측벽들(35)의 일부를 제거하는 것은 또한 처리의 추후 부분에서 보호 스페이서들(protective spacers)의 형성을 돕는다.
따라서, 도 3 및 도 4의 설명에서 알 수 있는 바와 같이, 트렌치들(28 내지 30)의 개구들은 층(18) 아래에 측벽들(35)을 배치하도록 확장되고 깊어지며, 층(18)을 통한 개구의 에지로부터 멀리 이격 배치된다. 이 프로세스는 또한 측벽들(35)의 상단부에서 견부들을 형성하여, 트랜치들(28 내지 30)의 개구가 표면(15)으로부터 원위의 폭보다 넓어지게 한다. 다른 실시예들에서, 트렌치들(28 내지 30)의 폭은 등방성 실리콘 에치(isotropic silicon etch)(습식 또는 건식 중 어느 하나)를 통해 측벽들(35)의 일부를 제거하는 것 같은 다른 기술들에 의해 층(17) 아래로 연장하도록 증가되고, 견부(39)를 형성할 수 있다. 견부들(39)의 형성은 또한, 트렌치들(28 내지 30)의 상단 에지를 따른 후속하는 등각 산화물 성장(conformal oxide growth)을 위한 저 응력 영역을 제공하는 것을 돕는다.
도 5는 반도체 디바이스(10)를 형성하는 방법의 실시예의 다른 후속 스테이지에서, 디바이스(10)의 일부의 확대 단면도를 예시한다. 제 1 실리콘 이산화물 층 또는 산화물(41)이 견부들(39)을 포함하는 측벽들(35) 및 저면(36)을 따라 형성된다. 산화물(41)은 일반적으로 견부들(39), 측벽들(35)을 따라, 그리고, 저면(36)을 가로질러, 층(18)의 저면(19)으로부터 연장한다. 견부들(39)은 견부들(39)을 따라, 따라서, 트렌치들(28 내지 30)의 상단 에지에서 산화물(41)을 형성하기 위한 저 응력 영역을 제공하는 것을 돕는다. 바람직한 실시예에서, 측벽들(35)을 따라 형성되는 산화물(41)의 제 1 부분은 수직형 트랜지스터들(25, 26, 27)을 위한 게이트 산화물로서 기능할 것이다. 결과적으로, 산화물(41)의 두께는 작으며, 일반적으로, 약 오십(50)과 일백(100) 나노미터 사이, 바람직하게는 약 오십오(55) 나노미터이다. 견부들(39)의 굴곡된 형상으로 인해, 견부(39)상의, 그리고, 표면(15) 부근의 산화물(41)의 부분도 굴곡된 형상을 가지며, 실질적으로, 표면(15)상의 산화물과 동일한 두께이다. 산화물(41)은 건식 산화(dry oxidation) 또는 습식 산화(wet oxidation)를 포함하는 다양한 잘 알려진 기술들에 의해 형성될 수 있다. 실질적으로 응력을 증가시키거나, 측벽들(35)을 따른 산화물(41)의 두께를 변경하지 않고, 두꺼운 산화물(46)을 후속 형성하는 것을 돕도록, 폴리실리콘 층(42)이 견부들(39), 측벽들(35), 및 저면(36)위에 폴리실리콘 층(42)을 형성하는 것을 포함하여, 산화물(41)상에 형성된다. 바람직한 실시예에서, 폴리실리콘의 등각층이 층(18)을 통한 개구의 에지들상, 표면(19) 및 산화물(41)상을 포함하여, 층(18)상에 형성된다. 폴리실리콘 층(42)은 일반적으로, 약 이십(20) 내지 일백(100) 나노미터의 두께를 갖도록 형성되며, 바람직하게는 약 오십(50) 나노미터의 두께로 증착된다.
도 6은 반도체 디바이스(10)를 형성하는 방법의 일 실시예의 다른 후속 스테이지에서, 디바이스(10)의 일부의 확대 단면도를 예시한다. 그후, 보호층(18)위의 층(42)의 비-수직 부분, 리지(22)의 에지들, 및 저면(36)상의 부분이 제거되어 저면(36)을 따라 산화물(41)의 적어도 일부를 노출시킨다. 견부들(39) 및 측벽들(35)상의 층(42)의 일부가 리지(22)의 에지보다 크지 않게 산화물(41)로부터 멀어지는 방향으로 연장하는 것을 보증하기 위해 소정량의 층(42)이 제거된다. 도 6에 도시된 바와 같이, 층(42)은 리지(22) 아래의 산화물(41)의 부분상에 잔류하며, 그에 의해, 저면(36)상의 부분을 제외한 산화물(41) 전체를 덮는다. 점선들은 저면(36)으로부터 제거된 층(42)의 일부를 도시한다. 일반적으로, 층(42)의 이 부분은 견부들(39)을 포함하는 측벽들(35)상에 있는 산화물(41)의 부분상에 층(42)을 남겨두는 이방성 반응성 이온 에치에 의해 제거된다.
도 7은 반도체 디바이스(10)를 형성하는 방법의 실시예의 다른 후속 스테이지에서 디바이스(10)의 일부의 확대 단면도를 도시한다. 제 2 보호층(44)이 저면(36)을 따라 산화물(41)의 노출된 부분과 층(42)상에 형성된다. 층(44)은 일반적으로, 층(18)과 동일한 재료로 형성된다. 라인은 층(18)과 층(44) 사이의 전이를 예시한다. 리지(22)의 측벽 아래의 층(42)을 오목화하는 것은 그 위에 층(44)을 형성하기 위한 층(42)이 없는 층(18)의 실질적인 평탄한 표면을 형성한다. 리지(22) 아래의 층(42)을 오목화하는 단계가 없으면, 층(44)은 층(44)의 노출된 부분 및 층(18)의 측벽상에 형성되지 않으며, 산화물(41)의 상단부가 후속 처리 작업들에 노출된다. 층(44)의 비-수직 부분들은 저면(36)을 따라 산화물(41)의 적어도 일부를 노출시키도록 제거된다. 층(44)의 제거된 부분들은 점선들로 예시되어 있다. 층(44)의 부분들은 이방성 스페이서 에치라고 일반적으로 지칭되는 작업들에 의해 제거될 수 있다. 층(44)의 부분들은 저면(36) 위의 층(44)의 비-수직 부분들 모두가 제거되는 것을 보증하도록 시간설정된 RIE 에치에 의해 제거된다. 바람직한 실시예에서, 층(44)의 부분들을 제거하기 위한 에치는 저면(36)을 따라 예상되는 것보다 약 50% 더 많은 재료를 제거하도록 시간설정된다. 예로서, 층(44)이 약 50나노미터 두께로 형성되는 경우, 제거 에치는 약 75나노미터를 제거하도록 시간설정된다.
도 8은 반도체 디바이스(10)를 형성하는 방법의 실시예의 다른 후속 스테이지에서 디바이스(10)의 일부의 확대 단면도를 예시한다. 저면(36)의 일부를 따른 산화물(41)의 두께는 트렌치들(28 내지 30)의 저면에 두꺼운 산화물(46)을 형성하도록 제 2 두께로 증가된다. 두꺼운 산화물(46)의 제 2 두께는 표면(15)을 따른 층(17)과 견부들(39)을 따르는 것을 포함하는 측벽들(35)을 따르는 산화물(41)의 제 1 두께를 실질적으로 증가 또는 변경하지 않고 형성된다. 산화물(46)은 트렌치들(28 내지 30)내에 노출된 재료의 추가 산화에 의해 형성된다. 층들(18, 44)의 잔여 부분들은 층(17)의 두께에 부가하여 산화물(41)의 제 1 두께가 두꺼운 산화물(46)의 형성 동안 실질적으로 변경되지 않도록, 견부들(39)상에 포함하는 측벽들(35)과 표면(15)상에 있는 산화물(41)을 보호한다. 목적은 제 1 두께를 변경시키 지 않는 것이지만, 당업자들은 프로세스 변동들과 같은 미소한 변화들이 항상 존재하며, 소정의 미소한 산화가 발생하여 두께를 정확하게 일정하게 유지하지 못하게 할 수 있다는 것을 이해할 것이다. 또한, 당업자들은 필드 산화물 격리 영역들(field oxide isolation areas)을 형성하기 위해, 보호층(18)내의 임의의 다른 개구들내에서도 성장한다는 것을 이해할 것이다. 바람직한 실시예에서, 수소 소스를 사용한 습식 산화가 산화물(46)을 형성하도록 산화물(41)의 노출된 부분들의 두께를 증가시키기 위해 사용된다. 바람직한 실시예에서, 두께는 일반적으로, 약 이백삼십(230) 나노미터의 총 두께로 약 이백 나노미터 만큼 증가되지만, 다른 실시예들에서 보다 많거나 작게 증가될 수 있다. 본 바람직한 실시예에서, 습식 산화는 약 일천(1000)℃에서 수행된다. 견부들(39)을 포함하는, 측벽들(35)을 따라 산화물(41)을 덮는 층(42) 및 보호층(44)을 형성하는 것은 트렌치들(28 내지 30)의 저면에서 응력들 또는 전위들을 유발하지 않고, 산화물(46)을 매우 두껍게 형성하는 것을 촉진하는 폴리 버퍼형 로코스(poly buffered locos) 같은 기능을 한다. 층들(42, 44)은 또한, 후속 작업들 동안 에칭제들 및 오염물들로부터 산화물(41)을 보호한다. 두꺼운 산화물(46)의 형성 동안, 필드 산화물(23)이 개구(21)내에 형성될 수 있다.
도 9는 반도체 디바이스(10)를 형성하는 방법의 실시예의 다른 후속 스테이지에서, 디바이스(10)의 일부의 확대 단면도를 예시한다. 층들(18, 44)은 산화물(41)을 보호하기 위해 층(42)을 남기고 제거된다. 층들(18, 44)은 다양한 잘 알려진 기술들에 의해 제거될 수 있으며, 바람직하게는 고온 인산 같은 습식 질화물 스트립핑 작업(wet nitride stripping operation)에 의해 제거된다.
도 1을 다시 참조하면, 도전체 재료가 트렌치들(28 내지 30)내의 잔여 개구내에 형성된다. 도전체 재료는 폴리실리콘, WSi, W, 또는 도전성 재료들의 조합들을 포함하는 다양한 잘 알려진 도전체 재료들일 수 있다. 바람직한 실시예에서, 인 도핑된 폴리실리콘(49)의 포장층(blanket layer)이 층(17) 위에 형성되고, 트렌치들(28-32)의 개구들 중 나머지를 충전한다. 트렌치들(28 내지 30)내의 폴리시실리콘(49)의 부분은 층(42)과 접촉하고, 층(42)은 폴리실리콘(49)의 일부로서 예시되어 있다. 그후, 마스크가 적용되고, 트랜지스터들(25 내지 27)의 게이트로서 기능하도록 트렌치들(28 내지 30)내에 폴리실리콘(49)의 일부를 남겨두고, 층(17)상의 폴리실리콘(49)의 부분들이 층(17)으로부터 제거된다. 일반적으로, 층(17)상의 폴리실리콘(49)의 일부가 제거되고, 트렌치들(28 내지 30)내의 폴리실리콘의 일부가 제거되어, 트렌치들(28 내지 30)내의 폴리실리콘(49)의 상부면이 층(17)의 상단면 아래에 있게 된다. 그러나, 트렌치(29)에 의해 예시된 바와 같이, 폴리실리콘(49)은 트렌치의 외부로 연장하여 층(17)의 표면위에 존재할 수 있다. 이 유형의 구조체는 일반적으로, 다중 셀 파워 MOSFET의 복수의 트랜지스터 셀들의 게이트들 모두와 전기 접촉을 형성하기 위해 사용된다. 측벽(35)을 따라 산화물(41)의 두께를 실질적으로 변경하지 않고 층(46)을 형성하는 것은 트렌치들(28 내지 30)의 개구가 폴리실리콘(49)이 트렌치들(28 내지 30)을 충전할 수 있게 하기에 충분한 폭이 되는 것을 보증하는 것을 돕는다. 트렌치들의 상단부를 산화시키는 것에 의한 것 같이 트렌치들(28 내지 30)의 개구를 폐쇄하지 않는 것은 트렌치들(28 내지 30)을 충 전하는 폴리실리콘(49)을 형성하는 것을 용이하게 한다.
일반적으로, 산화물 층(55)이 트렌치들(28, 30)내의 폴리실리콘(49)의 표면상에 형성되고, 산화물 층(56)이 트렌치(29) 외부로 연장하는 폴리실리콘(49)상에 형성된다. 당업자들은 층(55)의 성장 프로세스 동안, 층(55)에 인접한 층(13)의 일부 및 폴리실리콘(49)의 일부도 산화되고, 그에 의해, 이들 영역들에서 산화물(41)의 두께를 증가시킬 수 있다는 것을 알 수 있을 것이다. 이 잉여 산화가 산화물(41)을 층(13) 및 폴리실리콘(49)내로 연장시키는 깊이는 층(49)이 표면(17) 아래로 얼마나 멀리 오목화되어 있는지와, 산화물 층(55)의 두께에 의존한다.
그후, 처리는 트랜지스터들(25 내지 27) 같은 트랜지스터들이나, 다른 액티브 소자들 또는 패시브 소자들을 기판(11)상에 형성하도록 이어진다. 도 1에 예시된 예시적 실시예에서, 도핑된 영역들(51, 52, 53)이 표면(15)상에 형성되어 트랜지스터들(25 내지 27)을 위한 소스 영역들을 형성하도록 산화물(41)에 인접하게 기판(11)내로 연장할 수 있다. 그후, 영역(14)에 부가하여, 도핑된 영역들(51 내지 53)에 대한 전기 접촉을 형성하도록 층(17)을 통해 개구들이 형성될 수 있다. 바람직한 실시예에서, 드레인 전극(16)이 디바이스(10)를 위한 드레인 접점을 형성하도록 기판(11)의 제 2 표면상에 형성된다.
모든 상술한 바의 견지에서, 신규한 디바이스 및 방법이 개시되어 있다는 것은 명백하다. 다른 특징들 중, 트렌치 개구 부근의 측벽들을 따라서 제 1 두께를 갖도록, 그리고, 트렌치의 저면을 따라서 보다 두꺼운 두께를 갖도록 트렌치의 측벽들을 따라 산화물을 형성하는 것이 포함되어 있다. 측벽들을 따라 실질적으로 일정하게 두께를 유지하는 것은 트렌치내에 도전체 재료를 형성하는 것을 촉진하는 보다 넓은 개구를 초래한다. 측벽들을 따라 실질적으로 일정하게 두께를 유지하는 것은 또한, 후속 처리 작업들 동안 산화물을 보호하기 위한 보호층을 형성하는 것을 용이하게 한다.
본 발명의 주제를 특정 바람직한 실시예들과 함께 설명하였지만, 반도체 기술들의 당업자들이 다수의 대안들 및 변형들을 자명히 알 수 있다는 것은 명백하다. 당업자들은 예시된 단계들이 단지 예시적인 것이며, 반도체 기판(11)상에 디바이스(10)를 형성하기 위하여 필요한 처리 단계들 중 단지 일부를 구성한다는 것을 알 수 있을 것이다. 부가적으로, 당업자들은 층(42)이 생략될 수 있다는 것을 알 수 있을 것이다. 이런 경우에, 층(44)이 층(42) 대신 리지(22)의 아래의 공간을 충전한다.
본 발명은 트렌치의 저면에 두꺼운 산화물을 형성하는 것을 용이하게 하고, 후속 처리 단계들 동안 트렌치의 측벽들을 보호하고, 결과적인 디바이스의 응력을 감소시키며, 도전성 재료로 트렌치를 충전하는 것을 방해하지 않고, 트렌치의 저면에서 산화물의 두께를 제한하지 않는 정렬된 트렌치 및 방법을 제공한다.

Claims (5)

  1. 트렌치 반도체 디바이스(trench semiconductor device)를 형성하는 방법에 있어서:
    제 1 표면을 갖는 반도체 기판을 제공하는 단계;
    상기 제 1 표면으로부터 상기 반도체 기판 내로, 측벽들 및 저면을 갖는 제 1 개구를 형성하는 단계;
    상기 제 1 개구의 상기 측벽들 및 상기 저면상에 제 1 실리콘 이산화물 층을 제 1 두께로 형성하는 단계;
    상기 측벽들 상에 있는 상기 제 1 실리콘 이산화물 층의 적어도 제 1 부분상에 반도체 재료를 형성하는 단계;
    상기 측벽들상의 상기 제 1 실리콘 이산화물 층의 제 1 두께를 증가시키지 않으면서, 상기 저면을 따라 상기 제 1 실리콘 이산화물 층의 일부의 상기 제 1 두께를 상기 제 1 두께보다 두꺼운 제 2 두께로 증가시키는 단계; 및
    상기 반도체 재료의 적어도 일부를 상기 제 1 실리콘 이산화물 층의 제 1 부분 상에 남기는 단계를 포함하는, 트렌치 반도체 디바이스 형성 방법.
  2. 트렌치 반도체 디바이스를 형성하는 방법에 있어서:
    제 1 표면을 갖는 반도체 기판을 제공하는 단계;
    상기 제 1 표면으로부터 상기 반도체 기판 내로, 측벽들 및 저면을 가지는 제 1 개구를 형성하는 단계;
    상기 측벽들 및 상기 저면상에 제 1 실리콘 이산화물 층을 제 1 두께로 형성하는 단계;
    상기 저면상에 있는 상기 제 1 실리콘 이산화물 층의 적어도 제 1 부분상을 제외하고, 상기 측벽들상의 상기 제 1 실리콘 이산화물 층상에 제 1 폴리실리콘 층을 형성하는 단계; 및
    상기 측벽들상의 상기 제 1 실리콘 이산화물 층의 상기 제 1 두께를 증가시키지 않으면서, 상기 제 1 실리콘 이산화물 층의 제 1 부분의 상기 제 1 두께를 상기 제 1 두께보다 두꺼운 제 2 두께로 증가시키는 단계를 포함하는, 트렌치 반도체 디바이스 형성 방법.
  3. 제 2 항에 있어서,
    상기 제 1 표면으로부터 상기 반도체 기판 내로 상기 제 1 개구를 형성하는 단계는, 상기 제 1 표면상에 제 2 실리콘 이산화물 층을 형성하고, 상기 제 2 실리콘 이산화물 층상에 보호층을 형성하고, 상기 보호층 및 상기 제 2 실리콘 이산화물 층에 걸쳐 상기 제 1 개구를 형성하고, 굴곡된 형상을 갖는 상기 측벽들의 부분을 형성하도록 상기 보호층을 제 1 거리만큼 언더커팅(undercutting)하는 단계를 포함하는, 트렌치 반도체 디바이스 형성 방법.
  4. 트렌치 반도체 디바이스에 있어서:
    제 1 표면을 갖는 반도체 기판;
    상기 제 1 표면으로부터 상기 반도체 기판 내로 연장하는, 측벽들 및 저면을 갖는 개구; 및
    상기 개구의 상기 측벽들상에 제 1 두께로 형성되고, 상기 개구의 상기 저면상에 제 1 두께보다 두꺼운 제 2 두께로 형성된 제 1 실리콘 이산화물 층으로서, 상기 제 1 표면에 인접한 상기 제 1 실리콘 이산화물 층의 제 1 부분은 상기 제 1 표면의 평면과 비직교 각도를 형성하는, 상기 제 1 실리콘 이산화물 층; 및
    상기 실리콘 이산화물 층의 제 1 부분 상의 폴리실리콘 층으로서, 상기 폴리실리콘 층은 상기 제 1 표면의 평면과 교차하는 측벽을 가지며, 상기 폴리실리콘 층의 상기 측벽은 상기 제 1 표면으로부터 떨어져 있고 상기 제 1 표면의 평면과 교차하지 않는 상기 실리콘 이산화물 층의 제 2 부분에 평행한, 상기 폴리실리콘 층을 포함하는, 트렌치 반도체 디바이스.
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Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007505505A (ja) * 2004-01-10 2007-03-08 エイチブイブイアイ・セミコンダクターズ・インコーポレイテッド パワー半導体装置およびそのための方法
US8530963B2 (en) * 2005-01-06 2013-09-10 Estivation Properties Llc Power semiconductor device and method therefor
US7656003B2 (en) * 2006-08-25 2010-02-02 Hvvi Semiconductors, Inc Electrical stress protection apparatus and method of manufacture
US7888746B2 (en) * 2006-12-15 2011-02-15 Hvvi Semiconductors, Inc. Semiconductor structure and method of manufacture
JP2009272480A (ja) * 2008-05-08 2009-11-19 Nec Electronics Corp 半導体装置の製造方法
US8426275B2 (en) * 2009-01-09 2013-04-23 Niko Semiconductor Co., Ltd. Fabrication method of trenched power MOSFET
US7851312B2 (en) * 2009-01-23 2010-12-14 Semiconductor Components Industries, Llc Semiconductor component and method of manufacture
CN101924130A (zh) 2009-06-09 2010-12-22 上海韦尔半导体股份有限公司 具有沟槽式接触孔的沟槽式mosfet及其制备方法
US8143126B2 (en) 2010-05-10 2012-03-27 Freescale Semiconductor, Inc. Method for forming a vertical MOS transistor
US8803214B2 (en) 2010-06-28 2014-08-12 Micron Technology, Inc. Three dimensional memory and methods of forming the same
CN102088035B (zh) * 2010-09-21 2012-07-25 上海韦尔半导体股份有限公司 一种沟槽式mosfet的侧墙结构及工艺制造方法
US8759895B2 (en) 2011-02-25 2014-06-24 Micron Technology, Inc. Semiconductor charge storage apparatus and methods
CN103247529B (zh) 2012-02-10 2016-08-03 无锡华润上华半导体有限公司 一种沟槽场效应器件及其制作方法
EP3951885A1 (en) * 2020-08-05 2022-02-09 Nexperia B.V. A semiconductor device and a method of manufacture of a semiconductor device

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030176043A1 (en) 2001-12-27 2003-09-18 Unsoon Kim Shallow trench isolation approach for improved STI corner rounding
JP2004031959A (ja) 2002-06-21 2004-01-29 Siliconix Inc 選択的酸化物付着形成によるトレンチ底部における厚い酸化物の形成
US6861296B2 (en) * 2000-08-16 2005-03-01 Fairchild Semiconductor Corporation Method for creating thick oxide on the bottom surface of a trench structure in silicon

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4967245A (en) 1988-03-14 1990-10-30 Siliconix Incorporated Trench power MOSFET device
JP3743189B2 (ja) * 1999-01-27 2006-02-08 富士通株式会社 不揮発性半導体記憶装置及びその製造方法
US6274905B1 (en) * 1999-06-30 2001-08-14 Fairchild Semiconductor Corporation Trench structure substantially filled with high-conductivity material
JP2006510217A (ja) * 2002-12-14 2006-03-23 コーニンクレッカ　フィリップス　エレクトロニクス　エヌ　ヴィ トレンチ・ゲート半導体デバイスの製造
US7183163B2 (en) * 2003-04-07 2007-02-27 Silicon Storage Technology, Inc. Method of manufacturing an isolation-less, contact-less array of bi-directional read/program non-volatile floating gate memory cells with independent controllable control gates

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6861296B2 (en) * 2000-08-16 2005-03-01 Fairchild Semiconductor Corporation Method for creating thick oxide on the bottom surface of a trench structure in silicon
US20030176043A1 (en) 2001-12-27 2003-09-18 Unsoon Kim Shallow trench isolation approach for improved STI corner rounding
JP2004031959A (ja) 2002-06-21 2004-01-29 Siliconix Inc 選択的酸化物付着形成によるトレンチ底部における厚い酸化物の形成

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