TW201227832A - Method of manufacturing silicon carbide semiconductor device - Google Patents

Method of manufacturing silicon carbide semiconductor device Download PDF

Info

Publication number
TW201227832A
TW201227832A TW100131974A TW100131974A TW201227832A TW 201227832 A TW201227832 A TW 201227832A TW 100131974 A TW100131974 A TW 100131974A TW 100131974 A TW100131974 A TW 100131974A TW 201227832 A TW201227832 A TW 201227832A
Authority
TW
Taiwan
Prior art keywords
layer
semiconductor device
manufacturing
carbide semiconductor
region
Prior art date
Application number
TW100131974A
Other languages
English (en)
Inventor
Naoki Ooi
Hiromu Shiomi
Original Assignee
Sumitomo Electric Industries
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sumitomo Electric Industries filed Critical Sumitomo Electric Industries
Publication of TW201227832A publication Critical patent/TW201227832A/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/0445—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising crystalline silicon carbide
    • H01L21/0455—Making n or p doped regions or layers, e.g. using diffusion
    • H01L21/046—Making n or p doped regions or layers, e.g. using diffusion using ion implantation
    • H01L21/0465—Making n or p doped regions or layers, e.g. using diffusion using ion implantation using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/0445—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising crystalline silicon carbide
    • H01L21/0455—Making n or p doped regions or layers, e.g. using diffusion
    • H01L21/046—Making n or p doped regions or layers, e.g. using diffusion using ion implantation
    • H01L21/047—Making n or p doped regions or layers, e.g. using diffusion using ion implantation characterised by the angle between the ion beam and the crystal planes or the main crystal surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/1608—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66053—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide
    • H01L29/66068—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Chemical & Material Sciences (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Electrodes Of Semiconductors (AREA)

Description

201227832 六、發明說明： 【發明所屬之技術領域】 本發明係關於一種碳化矽半導體裝置之製造方法。 【先前技4好】 半導體裝置之製造中，於半導體基板上選擇性地形成雜 質區域之步驟成為必需。例如製造n通道 Oxide Semiconductor Field Effect Transist〇r，金氧半場效 電aa體）之|f形時，為了獲得npn構造，常常進行於〇型半 導體基板上局部地形成ρ型雜質區域，進而於該ρ型雜質區 域上局部地形成η型雜質區域之步驟。即，形成彼此擴展 不同之二重之雜質區域。於使用石夕基板之情形時，可藉由 擴散來調整雜質區域之擴展，因而廣泛使用利用了上述情 況之二重擴散法。另一方面’於使用碳化矽基板之情形 時因雜質之擴散係數較小，故難以藉由擴散來調整雜質 區域之擴展。~ ’進行離子注人之區域經過活化退火 體上直接成為雜質區域。從而無法使用二重擴散法。因 5，’ ㈣平6'15186G號公報（#利文獻 將知面具有傾斜面之閘極電極作為遮罩而 入：利用可藉由加速電厂堅控制離子注入中之雜質離子之射 私坆-現象’而形成所期望之雜質區域。 ， 先行技術文獻 專利文獻 451860號公報 專利文獻1 :日本專利特開平6 【發明内容】
S 158535.doc 201227832 發明所欲解決之問題 上述方法中，雜質區域之擴展較大程度地依存於閘極電 極之傾斜面之形成之精度《因此雜質區域之擴展之誤差增 大。 本發明係鑒於上述問題而完成者，其目的在於提供一種 可提高雜質區域之擴展之精度之碳化矽半導體裝置之製造 方法。 解決問題之技術手段 根據本發明之碳化矽半導體裝置之製造方法，進行以下 之步驟。 準備具有表面之碳化矽基板。於碳化矽基板之表面上形 成钮刻終止層。於钱刻終止層上堆積遮罩層。於遮罩層形 成由第1側壁包圍之第1開口部。藉由經由第1開口部之離 子注入，於碳化矽基板中自表面至第1深度為止，形成具 有第1導電型之第1雜質區域。於形成第1雜質區域之步驟 之後，藉由於設置有遮罩層之蝕刻終止層上堆積間隔層， 而形成具有遮罩層及間隔層之遮罩部。間隔層係於第i開 口部内覆蓋第1側壁及蝕刻終止層。藉由對第丨開口部内之 間隔層進行各向異性蝕刻，而於遮罩部形成由第2側壁包 圍之第2開口部。藉由經由第2開口部之離子注入，於碳化 矽基板中自表面至小於第1深度之第2深度為止，形成具有 與第1導電型不同之第2導電型之第2雜質區域。第2側壁係 跨及與第2深度相同之高度，相對於表面之角度為 90°±10。。再者「90。±10。」係指8〇。以上1〇〇。以下。 158535.doc 201227832 根據上述製造方法，遮罩部之第2侧壁係跨及與第2雜質 區域之第2深度相同之高度，相對於碳化矽基板之表面之 角度為90。±1〇。，即大致垂直。藉此，於進行用以形成第2 雜質區域之離子注入時，於苐2側壁附近幾乎不存在因第2 側壁之傾斜而遮罩部之厚度變薄之區域。藉此，可抑制離 子經由第2側壁附近之遮罩部而向碳化矽基板中之侵入。 藉此，可使得於由遮罩部所被覆之部分幾乎不形成雜質區 域。藉此可提高第2雜質區域之擴展之精度。 較佳為於形成第2雜質區域之後將遮罩部除去。藉此_， 可使碳化矽基板中由遮罩部所覆蓋之部分露出。更佳為， 於將遮罩部除去之後，於碳切基板上形成閘極絕緣膜及 閘極電極。藉此’可形成不會因曝露於用以形成第1及第2 雜質區域之離子注入中而引起改質之閘極絕緣膜及閘極電 極。 較佳為，第1侧壁係跨及與第丨深度相同之高度，相對於 表面之角度為90。±10、藉此，於進行用以形成第i雜質區 域之離子注人時，於第丨側壁附近幾乎不存在因第_壁之 傾斜而遮罩部之厚度變薄之區域。藉此，可抑制離子經由 第1側壁附近之遮罩部而向碳切基板中之侵人。藉此， 可使得=由遮罩部所被覆之部分幾乎不形成雜質區域。藉 此可提高第1雜質區域之擴展之精度。 較佳為，形成第2雜質區域之步驟中之離子注入角度為 0。以上6。以下。即離子注人係相對於碳切基板之表:大 致垂直地進行。藉此，與離子注人角度更大之情形相比， s 158535.doc 201227832 可進一步抑制離子經由第2側壁附近之遮罩部而向碳化矽 基板中之侵入。 較佳為’第2側壁包含相對於碳化矽基板之表面之角度 為90410°之部分，該部分之高度為〇·5 μιη以上2 5 μιηα 下。藉由該高度為0.5 μιη以上，可進一步抑制離子經由遮 罩部而向碳化矽基板中之侵入。藉由該高度為25 μηι以 下，可使用更薄之遮罩部，因而可抑制由遮罩部之應力所 引起之碳化矽基板之翹曲。 形成第2雜質區域之步驟中之離子注入角度宜為3。以上 6°以下，且碳化矽基板之表面宜為六方晶之⑺_338)面。 藉由碳化石夕基板之表面為六方晶之（〇·33_8)面，而可提高 表面中之載子之通道移動度。又，藉由離子注入角度為3。 以上，而可抑制所注入之離子於碳化矽基板中之通道效應 (channeling) ° 形成第2雜質區域之步驟中之離子注入角度宜為〇。，且 碳化矽基板之表面宜為自六方晶之丨〇〇〇1 }面傾斜3。以上 以防止離子注入中之通道效應現象。藉由離子注入角度為 〇°，而可進—步抑制離子經由苐2側壁附近之遮罩部而向 碳化石夕基板中之侵入。 較佳為遮罩層自氧化矽及多晶矽中之任一者製作。較佳 為間隔層自氧化矽及多晶矽中之任一者製作。 較佳為蝕刻蝕刻終止層之材料與上述遮罩層之材料不 同。更佳為，蝕刻終止層包含氮化矽層、多晶矽層、氧化 矽層 '氮氧化矽層、及鈦層中之至少任一者。更佳為蝕刻 158535.doc 201227832 終止層之厚度為10 nm以上500 nm以下。於上述蝕刻終止 層包含鈦層之情形時，較佳為於作為蝕刻終止層之鈦層與 碳化矽基板之間設置有自氧化矽及多晶矽中之任一者製作 之基底層。 發明之效果 由以上之說明可知，根據本發明，可提高雜質區域之擴 展之精度。 【實施方式】 以下’根據圖式說明本發明之實施形態。 (實施形態1) 如圖1所示，本實施形態之碳化矽半導體裝置為 M〇SFET 100，具體而言，為縱型 DiMOSFET(Double Implanted MOSFET，雙植入 MOSFET)。M〇SFET 1〇〇 包含 磊晶基板90、氧化膜126、源極電極丨丨丨、上部源極電極 127、閘極電極ι10、及汲極電極112。磊晶基板卯包含單 晶基板80、緩衝層121、耐壓保持層122、p區域123、及n+ 區域124。MOSFET 1〇〇之平面形狀（自圖}之上方向觀察之 形狀）例如為包含2 mm以上之長度之邊之長方形或正方 形。 單晶基板80及緩衝層121具有n型之導電型。單晶基板8〇 較佳為由碳化矽製作。緩衝層121中之η型之導電性雜質之 濃度例如為5xl017 cm·3。又，緩衝層121之厚度例如為〇 5 μιη 〇 而ί壓保持層122形成於缓衝層121上，又，包含導電型為
S 158535.doc 201227832 η型之碳化矽《例如，耐壓保持層122之厚度為10 μιη，其η 型之導電性雜質之濃度為5xl 015 cm'3 ° 於磊晶基板90之表面SO，導電型為p型之複數個p區域 123彼此隔開間隔而形成。又，於表面s〇，以位於各p區域 123之内部之方式形成有n+區域124。於表面SO上，p區域 123具有夾於n+區域124及耐壓保持層122之間且隔著氧化 膜126而由閘極電極no所覆蓋之通道區域。通道區域具有 通道長度CL。 於表面SO，在自複數個p區域123之間露出之耐壓保持 層122上形成有氧化膜126。具體而言，氧化膜126係形成 為自一方之p區域123中之n+區域124上，延伸至p區域 123、2個p區域123之間露出之耐壓保持層丨22、另一方之p 區域123及該另一方之p區域123中之n+區域124上為止。於 氧化膜126上形成有閘極電極no。藉此，氧化膜126中於 其上部形成有閘極電極丨10之部分具有作為閘極絕緣膜之 功能。又’於n+區域124上形成有源極電極η 1。源極電極 111之一部分亦可與ρ區域123接觸。於源極電極U1上形成 有上部源極電極127。 其次對MOSFET 100之製造方法進行說明。 如圖2所示’準備具有表面s〇之磊晶基板9〇(碳化矽基 板）》具體而言’於單晶基板80之主面上形成有緩衝層 121，於緩衝層121上形成有耐壓保持層122。緩衝層121包 含導電型為η型之碳化矽，且其厚度例如設為〇 . 5 μιη。 又，缓衝層121中之導電型雜質之濃度例如設為5xl〇17cm-3 158535.doc 201227832 。耐壓保持層122之厚度例如設為10 μπχ。又，耐壓保持層 122中之η型之導電性雜質之濃度例如設為5><1〇丨5 cm_3。 如圖3所示，於磊晶基板9〇之表面s〇上形成有蝕刻終止 層5〇。較佳為，蝕刻終止層5〇之材料與後述之遮罩層 31(圖4)之材料不同。較佳為㈣終止層5G為氮化發層或欽 層°欽層之厚度例如為50 nm以上200 nm以下。 如圖4所示，於蝕刻終止層50上堆積遮罩層3丨。較佳為 遮罩層31自氧化矽及多晶矽中之任一者製作。 如圖5所不，於遮罩層31上形成有光阻圖案4〇。 - 如圖6所示，藉由將光阻圖案40作為遮罩之各向異性蝕 刻E1，而將遮罩層3 1圖案化。將殘留之光阻圖案4〇除去。 如圖7所示’藉由上述蝕刻，於遮罩層3 1形成由側壁 s 1 (第1側壁）包圍之開口部p丨（第1開口部）。 如圖8所示’藉由經由開口部P1之離子注入；1，於遙晶 基板90中自表面SO至深度D1(第1深度）為止，形成具有？型 (第1導電型）之P區域123(第1雜質區域）。 如圖9所示’其後，於設置有遮罩層31之蝕刻終止層5〇 上堆積間隔層3 2，藉此形成具有遮罩層3 1及間隔層3 2之遮 罩部30。間隔層32於開口部P1内覆蓋側壁S1及蝕刻終止層 5〇。較佳為間隔層32自氧化矽及多晶矽中之任一者製作。 如圖10所示，開口部p 1内之間隔層32藉由各向異性蝕刻 E2而圖案化。
壁） S 如圖11所示，藉此於遮罩部30形成由側壁S2(第2側 包圍之開口部P2(第2開口部）。 158535.doc 〇. 201227832 如圖12所示，藉由經由開口部p2之離子注入^，於蟲晶 基板90中自表面s〇至小於深度之深度加（第2深度）為 止形成具有11型（第2導電型）之n+區域124(第2雜質區 域）如圖16中進-步詳細所示，於側壁叫圖⑴中跨及高 度HT之邛分S2L之整體，相對於表面s〇之角度aw為 9〇 ±1〇 ，較佳為90〇±5。。高度Ητ與深度D2相同，或為深 度D2以上。 如上述般， 90°±10°之部分 下。 側壁S2包含相對於表面s〇之角度AW為 。該部分之高度較佳為〇.5 μηι以上2 5 μιη& 又，於側壁S2包含相對於表面8〇之角度八界為9〇。±5。之 部分之情形時，該部分之高度較佳為0 5 _以上2 5㈣以 下。 較佳為側壁S1(圖7)跨及與深度D1(圖8)相同之高度相 對於表面SO之角度為9〇。±1〇。，較佳為90。士5。。 較佳為，如圖16所示，離子注入J2(圖12)中之離子束之 前進方向IL與表面SO之法線NL之角度，即離子注入角度 AI為0。以上6。以下。形成n+區域124之步驟中之離子注入 角度AI宜為3。以上6。以下，且，磊晶基板9〇之表面s〇宜為 六方晶之（0-33-8)面。又，形成n+區域124之步驟中之離子 /主入角度AI且為〇。，且，遙晶基板9〇之表面s〇宜為自六方 晶之{ 0001 }面傾斜3。以上6。以下以防止離子注入中之通 道效應現象。 進而，如圖13所示，其後將遮罩部30及蝕刻終止層5〇除 158535.doc -10- 201227832 ^又’進行活化退火處理。例如，於氬環境卜以加熱 飢^17〇〇°C進行30分鐘之退火。 二圖14所不’於磊晶基板9。上形成具有作為閘極絕緣膜 广肊之氧化膜126。具體而言，以覆蓋耐塵保持層122 ' H域m、及^區域124之上之方式形成有氧化膜126。該 “可藉由乾式氧化(熱氧化)而進行。乾式氧化之條件例 為加熱溫度為120(TC，且加熱時間為3〇分鐘。 ，後，進行氮化退火步驟q體而言，進行—氧化氮 ⑽)環境中之退火處理。該處理之條件例如為加熱溫度為 ㈣’加熱時間為12〇分鐘。其結果’於耐麼保持層 122、p區域123、及〇+區域124之各者與氧化膜⑶之界面 附近導入有氮原子。再者，於使用該一氧化氮之退火步驟 之後，亦可進而進行使用作為惰性氣體之氯㈣氣體之退 火處理。該處理之條件例如為加熱溫度為，加 間為60分鐘。 如圖15所示，源極電極lu以如下方式形成。 於氧化膜m上，使用光微影法形成具有圖案之抗钱 膜。將該抗蝕膜作為遮罩而使用，並藉由蝕刻將氧化膜 126中位於’區域124上之部分除去。藉此於氧化膜⑵形 成有開口部。其次’於該開口部以與n+區域124接觸之方 式形成有導體膜。其次藉由將抗银臈除去，而進行上述導 體膜中位於抗钱膜上之部分之除去（剝離）。該導體膜可為 金屬膜，例如包含鎳（Ni)。該剝離之結果為形成源極電極 111 〇
S 158535.doc 201227832 再者，此處較佳為進行用以合金化之熱處理。例如，於 作為惰性氣體之氬（Ar)氣體之環境中，以加熱溫度95〇。〇 進行2分鐘之熱處理。 再次參照圖1，於源極電極111上形成有上部源極電極 。又，於氧化膜126上形成有閘極電極n〇。又，於單 晶基板80之背面（圖中’下表面）上形成有汲極電極lu。 藉由以上而獲得MOSFET 1〇〇(圖1)。 根據本貫施形態，如圖16所示，遮罩部3〇之側壁S2(圖 11)跨及與n+區域124之深度D2相同之高度HT，相對於磊晶 基板90之表面SO之角度aw為90。土 10。。藉此，於進行用以 形成η區域124之離子注入時，於側壁S2附近幾乎不存在 因側壁S2之傾斜而遮罩部30之厚度變薄之區域。藉此，可 抑制離子經由側壁S2附近之遮罩部30而向磊晶基板9〇中之 侵入。藉此，可使得於由遮罩部3〇被覆之部分幾乎不會形 成η區域124。藉此可提高n+區域124之擴展之精度。尤其 可提高通道長度CL(圖1)之精度。 較佳為，於形成n+區域！24後將遮罩部3〇除去。藉此， 可使磊晶基板90中由遮罩部3〇所覆蓋之部分露出。更佳 為，於除去遮罩部30之後，於磊晶基板9〇上形成有氧化膜 126(閘極絕緣膜）及閘極電極11〇。藉此，可形成不會因曝 路於用以形成p區域123及n+區域124之離子注入中而引起 改質之閘極絕緣膜及閘極電極。 較佳為，側壁S1 (圖7)跨及與深度D1相同之高度，相對 於表面so之角度為90。±10。。藉此，於進行用以形成p區域 158535.doc 201227832 123之離子注入時，於側壁s 1附近幾乎不存在因側壁S i之 傾斜而遮罩部30之厚度變薄之區域。藉此，可抑制離子經 由側壁S1附近之遮罩部30而向磊晶基板90中之侵入。藉 此’可使得於由遮罩部30被覆之部分幾乎不會形成p區域 123。藉此可提高p區域123之擴展之精度。 較佳為’如圖16所示，形成n+區域124之步驟中之離子 注入角度AI為0。以上6。以下。藉此，與離子注入角度更大 之情形相比，可進一步抑制離子經由側壁82(圖u)附近之 遮罩部30而南磊晶基板9〇中之侵入。 較佳為，側壁S2(圖11)如圖16所示，包含相對於蟲晶基 板90之表面S0之角度aw為90。±10。之部分，該部分之高度 為0.5 μηι以上2.5 μιη以下。藉由該高度為〇·5 μιη以上，可 進一步抑制離子經由遮罩部30而向磊晶基板9〇中之侵入。 藉由该咼度為2.5 μιη以下，可抑制因遮罩部3〇之應力所引 起之碳化矽基板之想曲。 形成η+區域124之步驟中之離子注入角度ΑΙ(圖16)宜為3。 以上6以下，且，蟲晶基板9〇之表面s〇宜為六方晶之（〇_ 3 3 8)面。藉由磊晶基板9〇之表面s〇為六方晶之（0 ^ 8) 面，可提高表面SO中之載子之通道移動度。又，藉由離子 注入角度AI為3。以上，可抑制所注人之離子於蟲晶基板％ 中之通道效應。 形成n+區域124之步驟中之離子注入角度AI(圖16)宜為 〇。’且，蟲晶基板90之表面S0宜為自六方晶之（_}面 傾斜3以上以防止離子注入中之通道效應現象。藉由離子
S 158535.doc -13- 201227832 注入角度AI為0°，可進一步抑制離子經由側壁S2附近之遮 罩部30而向磊晶基板90中之侵入。 再者，作為圖3之步驟之變形例，亦可於作為蝕刻終止 層50之鈦層與磊晶基板90之間設置有自氧化矽及多晶矽中 之任一者製作之基底層51(圖17)。藉由基底層51，可防止 鈦層、即金屬層所引起之磊晶基板90之污染。 又，本實施形態中例示氮化矽層或鈦層作為钱刻終止 層，但蝕刻終止層之構成並不限定於此。蝕刻終止層例如 可為氮化矽層、多晶矽層、氧化石夕層、氮氧化矽層、及鈦 層中之任一者，又，亦可為由包含該等之層中之至少任一 者之積層體製作之層，又，亦可為由包含該等之層之兩者 以上之積層體製作之層。蝕刻終止層之厚度之下限較佳為 10 nm，更佳為30 nm，進而較佳為50 nm。又，银刻終止 層之厚度之上限較佳為500 nm，更佳為400 nm，進而較佳 為 300 nm。 (實施形態2) 如圖1 8所示，本實施形態之碳化矽半導體裝置為 MOSFET 200，具體而言為縱型 DiMOSFET。MOSFET 200 包含n+區域124a及n+區域124b而代替n+區域124(圖1)。n+區 域124a及n+區域124b於表面SO上彼此隔開間隔而配置。n+ 區域124a及n+區域124b之間之p區域123到達表面SO，且與 源極電極111接觸。 其次，對MOSFET 200之製造方法進行說明。再者，直 至實施形態1之製造方法中圖9之步驟為止，本實施形態中 158535.doc •14- 201227832 亦同樣地進行〇 如圖19所示，於開口部P1R，以自側壁S1離開而配置之 方式在間隔層32上形成有光阻圖案41。 如圖20所示，開口部^内之間隔層32將光阻圖案41作為 遮罩，藉由各向異性蝕刻E2而圖案化。將殘留之光阻圖案 41除去。 如圖21所示，藉由經由開口部Ρ2中之除去間隔層32之部 分之離子注入J2,而形成具有η型（第2導電型）in+區域（第 2雜質區域）124a及124b。再者n+區域124a及124b各自之深 度與n+區域124(圖16)之深度D2相同，又，本實施形態中 進行離子注入J2時亦與實施形態1同樣地，側壁μ具有部 分 S2L(圖 16)。 再者，因關於上述以外之構成，與上述實施形態丨之構 成大致相同’故對相同或對應之要素附上相同之符號，並 不再重複其說明。 根據本實施形態，如圖18所示，n+區域丨24a及n+區域 124b之間之p區域123到達表面SO，且與源極電極111接 觸。藉由該構成，P區域123之電位得以穩定化。 又’用以將η區域124a及n+區域124b分離之遮罩係與遮 罩層31之圖案化（圖6)獨立地形成。藉此遮罩層3 1之圖案化 之難度不會變高。 (實施形態3) 如圖22所示，本實施形態之MOSFET 300之磊晶基板9〇 具有P+區域125(第3雜質區域）。p+區域I25將表面S〇與p區
S 158535.doc -1气_ 201227832 域123連接。又’ p+區域125之雜質濃度高於p區域123之雜 質濃度。較佳為p+區域125以貫穿n+區域124而到達p區域 123之方式形成。源極電極i 11係形成於n+區域124&p+區 域125上。 與實施形態1同樣地’於表面SO上，p區域123形成具有 通道長度CL之通道區域。通道長度cl較佳為〇·ι 以上 1.5 μηι以下。 其次，對MOSFET 300之製造方法進行說明。再者，製 造方法之前半部分與實施形態i之第丨〜第12步驟（圖2〜圖 13)大致相同’因而省略其說明。 如圖23所示，於表面S〇上形成有蝕刻終止層5〇&。就蝕 刻終止層50a之形成而言，可與上述蝕刻終止層5〇同樣地 形成。其次，於蝕刻終止層5〇a上形成遮罩層ha。就遮罩 層3 la而言，可與上述遮罩層31同樣地形成。 如圖24所示，於遮罩層31a形成有開口部。該開口部方 俯視觀察（自圖24之上方觀察之視野）時使#刻終止層⑽ 一部分露出。蝕刻終止層5〇a中藉由該開口部而露出之舍 分係被未藉由該開口部而露出之部分所包圍。其次，使& 由該開口部之離子注入J3向磊晶基板9〇中進行。 、- 如圖25所不’藉由上述離子注入而於磊晶基板卯中形4 有p區域125。 如圖26所示，其後將遮罩層…及钱刻终止層術除去 又’進行活化退火處理。例如， 例如，於虱裱境中，以加熱溫 1700C進行30分鐘之退火。真去—丄、 者，藉由進行該退火步驟 158535.doc 201227832 可省略圖13之步驟中之退火。 如圖27及圖28之各自所示，進行與圖14及圖15之步驟大 致相同之步驟。 藉由以上獲得MOSFET 300(圖22)。 根據本實施形態，P區域123藉由p+區域125而連接於源 極電極111，從而p區域123之電位得以穩定化。 再者本實施形態之製造方法之前半部分，係進行與實施 形態1之圖2〜圖13之步驟大致相同之步驟，但亦可代替其 而進行與實施形態2之圖19〜厨21之步驟大致相同之步驟。 該情形時可於n+區域丨2乜及iMb(圖21)之間形成〆區域 125 〇 上述各實施形態中，亦可將p型與n型替換。又，上述各 貫施形態中使用磊晶基板9〇作為碳化矽基板，但亦可代替 其而使用碳化矽單晶基板。 應當認為此次所揭示之實施形態及實施例之所有方面均 為例示，而輕制性者。本發明之範圍並非藉由上述說明 而是藉由申5月之範圍所表示，且意圖包含與申請之範圍均 等之含義及範圍内之所有變更。 【圖式簡單說明】 圖1係概略地表示本發明之實施形態丨之碳化矽半導體裝 置之構成之一部分剖面圖。 圖2係概略地表示圖1之碳化石夕半導體裝置之製造方法之 第1步驟之一部分剖面圖。 圖3係概略地表示圖1之碳化石夕半導體裝置之製造方法之
S 158535.doc 201227832 第2步驟之一部分剖面圖。 圖4係概略地表示圖1之碳化矽半導體裝置之製邊方法之 第3步驟之一部分剖面圖。 圖5係概略地表示圖1之碳化矽半導體裝置之製造方法之 第4步驟之一部分剖面圖。 圖6係概略地表示圖1之碳化矽半導體裝置之製造方法之 第5步驟之一部分剖面圖》 圖7係概略地表示圖1之碳化矽半導體裝置之製造方法之 第6步驟之一部分剖面圖。 圖8係概略地表示圖1之碳化矽半導體裝置之製造方法之 第7步驟之一部分剖面圖。 圖9係概略地表示圖1之碳化矽半導體裝置之製造方法之 第8步驟之一部分剖面圖。 圖10係概略地表示圖1之碳化石夕半導體裝置之製造方法 之第9步驟之一部分剖面圖。 圖11係概略地表示圖1之碳化矽半導體裝置之製造方法 之第10步驟之一部分刮面圖。 圖12係概略地表示圖1之碳化石夕半導體裝置之製造方法 之第11步驟之一部分剖面圖。 圖13係概略地表示圖1之碳化矽半導體裝置之製造方法 之第12步驟之一部分剖面圖。 圖丨4係概略地表示圖1之碳化矽半導體裝置之製造方法 之第13步驟之一部分剖面圖。 圖15係概略地表示I之碳化石夕半導體裝置之製造方法 158535.doc •18· 201227832 之第14步驟之一部分剖面圖。 圖16係圖12之一部分放大圖。 圖π係概略地表示圖3之步驟之變形例之部分剖面圖。 圖18係概略地表不本發明之實施形態2之碳化矽半導體 裝置之構成之部分剖面圖。 圖19係概略地表示本發明之實施形態2之碳化矽半導體 裝置之製造方法之第1步驟之部分剖面圖。 圖20係概略地表示本發明之實施形態2之碳化矽半導體 裝置之製造方法之第2步驟之部分剖面圖。 圖21係概略地表示本發明之實施形態2之碳化矽半導體 裝置之製造方法之第3步驟之部分剖面圖。 圖22係概略地表示本發明之實施形態3之碳化矽半導體 裝置之構成之一部分剖面圖。 圖23係概略地表示圖22之碳化矽半導體裝置之製造方法 之第13步驟之一部分剖面圖。 圖24係概略地表示圖22之碳化矽半導體裝置之製造方法 之第14步驟之一部分剖面圖。 圖25係概略地表示圖22之碳化矽半導體裝置之製造方法 之第15步驟之一部分剖面圖。 圖26係概略地表示圖22之礙化石夕半導體裝置之製造方法 之第16步驟之一部分剖面圖。 圖27係概略地表示圖22之碳化石夕半導體裝置之製造方法 之第17步驟之一部分剖面圖。 圖28係概略地表示圖22之破化石夕半導體裝置之製造方法 158535.doc -19- 201227832 之第18步驟之一部分剖面圖 【主要元件符號說明】 30 遮罩部 31 遮罩層 31a 遮罩層 32 間隔層 40 光阻圖案 41 光阻圖案 50 1虫刻終止層 50a 蚀刻終止層 51 基底層 80 早晶基板 90 遙晶基板（碳化秒基板） 100 MOSFET(碳化矽半導體裝置） 110 閘極電極 111 源極電極 112 汲極電極 121 缓衝層 122 耐壓保持層 123 p區域（第1雜質區域） 123b n+區域（第2雜質區域） 124 n+區域（第2雜質區域） 124a n+區域（第2雜質區域） 125 p+區域 158535.doc 20- 201227832 126 氧化膜 127 上部源極電極 200 MOSFET(碳化矽半導體裝置) 300 MOSFET(碳化矽半導體裝置） AW 角度 P1 開口部（第1開口部） P2 開口部（第2開口部） 50 表面 51 側壁（第1侧壁） 52 側壁（第2側壁）
S 158535.doc -21-

Claims (1)

  1. 201227832 七、申請專利範圍： ι_ 一種碳化矽半導體裝置之製造方法，其特徵在於包括下 述步驟： 準備具有表面（SO)之碳化矽基板（9〇); 於上述碳化；5夕基板之上述表面上形成蝕刻終止層 (50)； ' 於上述蝕刻終止層上堆積遮罩層（3 1); 於上述遮罩層形成由第丨側壁（S1)包圍之第丨開口部 (P1)； 藉由經由上述第丨開口部之離子注入，於上述碳化矽 基板中自上述表面至第！深度（D1)為止，形成具有第1導 電型之第1雜質區域（23); 於形成上述第1雜質區域之步驟之後，於設置有上述 遮罩層之上述蝕刻終止層上堆積間隔層（32)，藉此形成 具有上述遮罩層及上述間隔層之遮罩部（3〇);且 上述間隔層係於上述第丨開口部内覆蓋上述第丨側壁及 上述蝕刻終止層；上述製造方法更包括 下述步驟： 藉由對上述第1開口部内之上述間隔層進行各向異性 蝕刻而於上述遮罩部形成由第2側壁（S2)包圍之第2開 口部（P2); 藉由經由上述第2開口部之離子注入，於上述碳化矽 基板中自上述表面至小於上述第丨深度之第2深度幻為 止，形成具有與上述第丨導電型不同之第2導電型之第2 雜質區域（24);且 C 158535.doc 一 201227832 上述第2側壁係跨及與上述第2深度相同之高度，相對 於上述表面之角度（AW)為90°±10°。 2. 如請求項1之碳化矽半導體裝置之製造方法，其更包括 於形成上述第2雜質區域之步驟之後將上述遮罩部除去 之步驟。 3. 如請求項2之碳化矽半導體裝置之製造方法，其更包括 於將上述遮罩部除去之步驟之後，於上述碳化碎基板上 形成閘極絕緣膜及閘極電極之步驟。 4·如請求項1之碳化矽半導體裝置之製造方法，其中上述 第1侧壁係跨及與上述第1深度相同之高度，相對於上述 表面之角度為90。±10。。 5·如請求項1之碳化矽半導體裝置之製造方法，其中形成 上述第2雜質區域之步驟中之離子注入角度（AI)為〇。以上 6°以下。 6·如請求項1之碳化矽半導體裝置之製造方法，其中上述 第2側壁包含相對於上述表面之角度為9〇。±1〇。之部分， 上述部分之高度為〇.5 μιη以上2 5 μιη以下。 7，如請求項1之碳化矽半導體裝置之製造方法，其中於形 成上述第2雜質區域之步驟中之離子注入角度為3。以上^ 以下； 逆奴化矽基板之表 8.如請求項1之碳切半導體裝置之製造方法，其中形, 上述第2雜質區域之步驟中之離子注入角度為〇。； ‘ 上述碳化石夕基板之表面係自六方晶之{〇〇〇ι}面㈣ 158535.doc 201227832 3。以上以防止離子注入中之通道效應（channeling)現象。 9. 如請求項丨之碳化矽半導體裝置之製造方法，其中上述 遮罩層係自氧化石夕及多晶石夕中之任一者製作。 10. 如請求項1之碳化矽半導體裴置之製造方法，其中上述 間隔層係自氧化矽及多晶矽中之任一者製作。 11. 如請求項1之碳化矽半導體裝置之製造方法，其中上述 蝕刻終止層之材料係與上述遮罩層之材料不同。 12. 如請求項丨丨之碳化矽半導體裝置之製造方法，其中上述 银刻終止層包含氮切層、多晶♦層、氧切層、氣氧 化矽層、及鈦層中之至少任一者。 13_如請求項12之碳化矽半導體裝置之製造方法，其中上述 蝕刻終止層之厚度為1〇 nm以上5〇〇 nm以下。 14. 如請求項丨丨之碳化矽半導體裝置之製造方法，其中上述 蚀刻終止層包含鈦層； 於上述蝕刻終止層與上述碳化矽基板之間更包括自氧 化矽及多晶矽中之任-者製作之基底層(51)。 15. 如請求们之碳化矽半導體裝置之製造方法，其更包括 ;、述反化石夕基板中形成連接上述表面與上述第1雜質 區域之第3雜質區域(125)之步驟，上述第3雜質區域具有 上述第1導電型，且具有較上述第1雜質區域之雜質濃度 高之雜質濃度。 、又 S 158535.doc
TW100131974A 2010-12-22 2011-09-05 Method of manufacturing silicon carbide semiconductor device TW201227832A (en)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2010285277 2010-12-22

Publications (1)

Publication Number Publication Date
TW201227832A true TW201227832A (en) 2012-07-01

Family

ID=46313544

Family Applications (1)

Application Number Title Priority Date Filing Date
TW100131974A TW201227832A (en) 2010-12-22 2011-09-05 Method of manufacturing silicon carbide semiconductor device

Country Status (8)

Country Link
US (2) US8642436B2 (zh)
EP (1) EP2657959A4 (zh)
JP (1) JP5725024B2 (zh)
KR (1) KR20130141338A (zh)
CN (1) CN102668049B (zh)
CA (1) CA2780359A1 (zh)
TW (1) TW201227832A (zh)
WO (1) WO2012086257A1 (zh)

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012160584A (ja) * 2011-02-01 2012-08-23 Sumitomo Electric Ind Ltd 半導体装置
JP6415015B2 (ja) * 2012-11-09 2018-10-31 富士電機株式会社 炭化珪素ｍｏｓ型半導体装置の製造方法
JP5994604B2 (ja) * 2012-11-28 2016-09-21 住友電気工業株式会社 炭化珪素半導体装置およびその製造方法
JP2014175470A (ja) * 2013-03-08 2014-09-22 Sumitomo Electric Ind Ltd 炭化珪素半導体装置の製造方法
CN103839784A (zh) * 2013-12-31 2014-06-04 北京市润大正兴电子技术有限公司 离子注入掩膜方法及碳化硅肖特基二极管制造方法
KR102435855B1 (ko) * 2015-08-06 2022-08-25 삼성전자주식회사 하드 마스크 패턴의 형성 방법 및 이를 이용한 반도체 소자의 제조 방법
CN105070663B (zh) * 2015-09-07 2018-07-20 中国科学院微电子研究所 一种碳化硅mosfet沟道自对准工艺实现方法
CN105185831A (zh) * 2015-09-07 2015-12-23 中国科学院微电子研究所 一种沟道自对准的碳化硅mosfet结构及其制造方法
KR20210101550A (ko) 2020-02-10 2021-08-19 이혜비 그립톡 내장 가능 스마트폰 케이스
CN112038234B (zh) * 2020-08-13 2022-11-22 杭州芯迈半导体技术有限公司 SiC MOSFET器件及其制造方法
CN112530795A (zh) * 2020-08-21 2021-03-19 中国工程物理研究院电子工程研究所 基于小角度深刻蚀工艺的碳化硅功率器件终端及制作方法
EP4297100A1 (en) * 2022-06-22 2023-12-27 Hitachi Energy Ltd Method for producing a semiconductor device and semiconductor device

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3146694B2 (ja) 1992-11-12 2001-03-19 富士電機株式会社 炭化けい素ｍｏｓｆｅｔおよび炭化けい素ｍｏｓｆｅｔの製造方法
JP3206727B2 (ja) * 1997-02-20 2001-09-10 富士電機株式会社 炭化けい素縦型ｍｏｓｆｅｔおよびその製造方法
JP4020196B2 (ja) * 2002-12-25 2007-12-12 三菱電機株式会社 半導体素子の製造方法
JP2004319964A (ja) * 2003-03-28 2004-11-11 Mitsubishi Electric Corp 半導体装置及びその製造方法
JP2006066439A (ja) * 2004-08-24 2006-03-09 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
JP4929579B2 (ja) * 2004-10-26 2012-05-09 日産自動車株式会社 半導体装置の製造方法
JP2006237511A (ja) * 2005-02-28 2006-09-07 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
JP2007273588A (ja) * 2006-03-30 2007-10-18 Fujitsu Ltd 半導体装置の製造方法
DE102006035666B3 (de) * 2006-07-31 2008-04-17 Advanced Micro Devices, Inc., Sunnyvale Verfahren zum Ausbilden einer Halbleiterstruktur
US7981817B2 (en) * 2007-01-16 2011-07-19 Panasonic Corporation Method for manufacturing semiconductor device using multiple ion implantation masks
JP2009177006A (ja) * 2008-01-25 2009-08-06 Sumitomo Electric Ind Ltd 半導体装置の製造方法
JP5564890B2 (ja) 2008-12-16 2014-08-06 住友電気工業株式会社 接合型電界効果トランジスタおよびその製造方法
JP2010182762A (ja) * 2009-02-04 2010-08-19 Oki Semiconductor Co Ltd 半導体素子及びこの製造方法
CA2736950A1 (en) 2009-03-27 2010-09-30 Sumitomo Electric Industries, Ltd. Mosfet and method for manufacturing mosfet
JP5473398B2 (ja) * 2009-05-14 2014-04-16 三菱電機株式会社 半導体装置およびその製造方法
JP5845714B2 (ja) * 2011-08-19 2016-01-20 住友電気工業株式会社 炭化珪素半導体装置の製造方法

Also Published As

Publication number Publication date
CN102668049B (zh) 2015-11-25
US20120164810A1 (en) 2012-06-28
US20140120682A1 (en) 2014-05-01
JP5725024B2 (ja) 2015-05-27
US8642436B2 (en) 2014-02-04
JPWO2012086257A1 (ja) 2014-05-22
CN102668049A (zh) 2012-09-12
EP2657959A4 (en) 2014-06-25
WO2012086257A1 (ja) 2012-06-28
CA2780359A1 (en) 2012-06-22
KR20130141338A (ko) 2013-12-26
US9082683B2 (en) 2015-07-14
EP2657959A1 (en) 2013-10-30

Similar Documents

Publication Publication Date Title
TW201227832A (en) Method of manufacturing silicon carbide semiconductor device
JP5525940B2 (ja) 半導体装置および半導体装置の製造方法
JP5639926B2 (ja) 炭化珪素半導体装置及びその製造方法
TWI311814B (en) Silicon carbide semiconductor device and method for producing the same
WO2010119789A1 (ja) 半導体装置および半導体装置の製造方法
JP2006156658A (ja) 半導体装置
JP2010171417A (ja) 半導体装置
JP5845714B2 (ja) 炭化珪素半導体装置の製造方法
JP2006135150A (ja) 炭化珪素半導体装置およびその製造方法
JP7381643B2 (ja) 半導体装置の製造方法
JP2009266871A (ja) 炭化珪素半導体装置およびその製造方法
JP2013004636A (ja) 炭化珪素半導体装置およびその製造方法
WO2014136477A1 (ja) 炭化珪素半導体装置の製造方法
TW200845234A (en) Semiconductor component and method of manufacture
JP2008112823A (ja) 炭化珪素半導体装置の製造方法
JP5834801B2 (ja) 半導体装置の製造方法および半導体装置
TW200903806A (en) Power MOSFET structure and manufacturing method for the same
JP3888330B2 (ja) 炭化珪素半導体装置の製造方法
JP6991476B2 (ja) 半導体装置
JP2011091125A (ja) 炭化珪素半導体装置及びその製造方法
JP3759145B2 (ja) 炭化珪素半導体装置およびその製造方法
TW200937631A (en) Semiconductor device and method for manufacturing semiconductor device
JP2009188100A (ja) 炭化珪素半導体装置の製造方法
JP2014127660A (ja) 炭化珪素ダイオード、炭化珪素トランジスタおよび炭化珪素半導体装置の製造方法
TW201310546A (zh) 半導體裝置之製造方法