JP6415015B2 - 炭化珪素ｍｏｓ型半導体装置の製造方法 - Google Patents

Description

本発明は、炭化珪素半導体を用いたパワーＭＯＳ型半導体装置の製造方法に関するものである。

炭化珪素（ＳｉＣ）半導体基板を用いた半導体装置（以降、単に炭化珪素半導体装置またはＳｉＣ半導体装置と記すことがある）はシリコン（Ｓｉ）半導体装置に比べ、耐電圧、耐熱性に優れており、ＭＯＳＦＥＴやショットキーダイオード等のパワー半導体装置への応用がされている。例えば、ＳｉＣ半導体基板を用いて高耐圧パワーＭＯＳ型半導体装置を作製すると、Ｓｉ半導体製パワーＭＯＳ型デバイスに比べて、オン抵抗を大幅に低減できる可能性がある。たとえば、耐圧１〜１．２ｋＶ級のＳｉＣ半導体製ＭＯＳＦＥＴの場合、５ｍΩｃｍ²以下のオン抵抗が得られている。このオン抵抗は、同じ耐圧クラスのＳｉ半導体製ＭＯＳＦＥＴやＩＧＢＴに比較すると、その半分以下である。今後、製造コスト面の改善、プロセス技術の向上およびその他の性能向上などが進めば、インバーター部品としてＳｉ半導体製ＩＧＢＴの大半を置き換える可能性も考えられる。

ＳｉＣ半導体を用いることでオン抵抗をＳｉ半導体に比べて大幅に低減できる理由は、ＳｉＣ半導体が高い絶縁破壊電界を有するので、同じ耐圧を実現するために耐圧層（高抵抗ドリフト層）をＳｉ半導体に比べて薄くできること、さらに、耐圧層の不純物ドーピング量を高くすることができるので、耐圧層の抵抗をＳｉ半導体に比べて２桁以上低減できることなどのためである。

炭化珪素半導体装置は、必要とする不純物元素のイオン注入（以降、不純物注入）を高温（２００℃〜１０００℃）で行うと、結晶へのダメージが少なく好ましいことが知られている。しかし、この不純物注入を高温で行う場合、その温度に耐えられないフォトレジストは選択的不純物注入のマスクとしては使えない。そこで、高温で不純物注入する場合、シリコン酸化膜などの高耐熱性の膜がマスクとして用いられる。シリコン酸化膜を不純物注入マスクとして使う場合の不純物注入工程を図４に示すフロー図を参照して説明する。下記（ａ）〜（ｆ）に記す工程は図４の各（ａ）〜（ｆ）の図面にそれぞれ対応している。

工程（ａ）：炭化珪素半導体基板１の表面にＣＶＤ等の方法でシリコン酸化膜２を成膜する。
工程（ｂ）：シリコン酸化膜２上にフォトレジスト３を積層しパターニングを行う。

工程（ｃ）：反応性イオンエッチング（ＲＩＥ）方式等の異方性エッチングでシリコン酸化膜２を開口する。
工程（ｄ）：フォトレジスト３を除去する。

工程（ｅ）：不純物注入を行い、不純物注入領域５を形成する。
工程（ｆ）：フッ酸などのウェットエッチングでシリコン酸化膜２を全面除去する。
上記（ａ）〜（ｆ）の各工程において、工程（ｃ）での異方性エッチング時に加工速度のばらつきから、シリコン酸化膜２開口部直下の炭化珪素半導体基板１が削れ、図４（ｃ）の破線の囲み枠内に示すように基板１に表面段差４が生じる。このようにして形成された表面段差４はデバイスとして完成後に電界集中の要因や炭化珪素半導体基板１上に形成されている絶縁膜（例えばゲート酸化膜）の耐圧低下の要因になるので好ましくない。

前述の表面段差４に起因する問題を解決するため、図２に示すように、炭化珪素半導体基板６上に、エッチングのストッパー膜となるニッケル膜７と、その上層として不純物注入マスクとなるシリコン酸化膜８とを積層することにより、酸化膜８の開口部に基板６が直接露出しないようにして表面段差の発生を防ぐ方法が開示されている（特許文献１）。

図３に、前記特許文献１に記載の表面段差の発生を防ぐプロセスフローについて説明する。（ａ）、（ｂ）で基板６の表面にニッケル膜７と酸化膜８を形成し、上層のシリコン酸化膜８をフォトレジスト９のパターニング（ｃ）後にエッチングすると、（ｄ）のように、基板６の表面を覆う下層のニッケル膜７がエッチングストッパーの役割を果たし炭化珪素半導体基板６が露出しないので、基板６の表面段差４の発生を防ぐことができる。不純物注入は（ｅ）でフォトレジスト９を除去した後、（ｆ）でニッケル膜７を残したままでイオン注入し不純物注入領域１０を形成し、（ｇ）、（ｈ）で酸化膜８およびニッケル膜７をそれぞれ除去すると基板６に表面段差のない状態で、不純物注入領域１０を形成することができる。

さらに、ＳｉＣ半導体基板へ不純物注入領域を形成するためのマスクとして、ＳｉＯ₂、ＳｉＯ、Ｓｉ₃Ｎ₄などの第１薄膜とポリシリコンまたはＳｉ₃Ｎ₄の第２薄膜の二層からなる積層を用いることが記載されている公知文献がある（特許文献２）。

またさらに、Ｓｉ半導体基板への拡散マスクとして、ポリシリコン膜、窒化シリコン膜、燐ガラスからなる多層膜を用いることが記載されている公知文献がある（特許文献３）。

特開２０１１−１３４８０９号公報 特許第３５３５８２６号公報 特開昭６０−２４００９号公報

しかしながら、炭化珪素半導体を用いたＭＯＳＦＥＴでは、ソースやチャネル領域形成のための不純物注入後にゲート酸化膜の形成工程を行うプロセスとすることがある。炭化珪素半導体基板に不純物元素をイオン注入する際には、前述のように、結晶へのダメージを少なくするために基板を高温状態にすることが好ましいとされている。高温で不純物注入後にゲート酸化膜を形成する場合、前記特許文献１に記載の方法を用いるとニッケル膜と接触する炭化珪素半導体基板面がシリサイド化しているおそれが高い。前記シリサイド化した基板面にはニッケル金属イオンが炭化珪素基板内に侵入しているので、ＭＯＳ型半導体装置を製造する場合は、前記シリサイド面にゲート酸化膜を形成すると、ゲートチャネルの特性に悪影響を及ぼすため、ニッケル膜をストッパー膜として用いる前述の方法の採用は困難である。

本発明は、以上述べた課題を解決するためになされたものである。本発明の目的は、炭化珪素半導体基板に選択的な不純物注入領域形成用のイオン注入マスクを形成するために、シリコン酸化膜をエッチングで開口する際に、炭化珪素半導体基板の表面に、金属イオンの侵入がなく、前記開口エッチングによる表面段差が発生することのない炭化珪素ＭＯＳ型半導体装置の製造方法を提供することである。

本発明は、前記課題を解消して発明の目的を達成するために、炭化珪素半導体基板表面のゲート絶縁膜形成領域に不純物元素のイオン注入マスクとなる非金属高耐熱性下層膜を形成する工程と、該下層膜上に、該下層膜とは異なる材料からなる不純物元素のイオン注入マスクとなる非金属高耐熱性上層膜を積層する工程と、該上層膜の所要の位置に不純物注入用開口部をエッチングで形成する工程と、上層膜を不純物注入マスクとして不純物注入を行い、前記炭化珪素半導体基板に不純物注入領域を形成する工程と、前記上層膜を全面除去する工程を備える炭化珪素ＭＯＳ型半導体装置の製造方法において、
前記上層膜を積層する工程は、該上層膜を不純物注入をする際に注入阻止できる厚さに形成し、前記不純物注入用開口部をエッチングで形成する工程は、該開口部の上層膜を完全に除去し、下層膜が完全に除去されずに厚さの一部が残り、該下層膜越しに不純物注入できる下層膜の厚さとし、
前記非金属耐熱性下層膜と前記非金属耐熱性上層膜の積層膜を上層膜／下層膜として、ポリシリコン膜／ＰＳＧ膜、ポリシリコン膜／ＢＰＳＧ膜、シリコン酸化膜／ＰＳＧ膜、シリコン酸化膜／ＢＰＳＧ膜、シリコン窒化膜／ＰＳＧ膜、シリコン窒化膜／ＢＰＳＧ膜、シリコン膜／ＰＳＧ膜、シリコン膜／ＢＰＳＧ膜から選ばれるいずれかの積層膜とし、
前記不純物注入用開口部をエッチングで形成するための条件が、上層膜／下層膜のエッチングレート選択比Ｓａ、上層膜のエッチングレートＲａ、下層膜の厚さＬ１、オーバーエッチング時間Ｔａとし、
不純物注入後に、前記上層膜を除去する際の条件が
上層膜／下層膜のエッチングレート選択比Ｓｂ、上層膜のエッチングレートＲｂ、エッチング時間Ｔｂとした時、不等式、

を満たす炭化珪素ＭＯＳ型半導体装置の製造方法とする。

本発明によれば、炭化珪素半導体基板に選択的な不純物注入領域形成用のイオン注入マスクを形成するために、シリコン酸化膜をエッチングで開口する際に、炭化珪素半導体基板の表面に、金属イオンの侵入がなく、前記開口エッチングによる表面段差が発生することのない炭化珪素ＭＯＳ型半導体装置の製造方法を提供することができる。

本発明の製造方法にかかる、シリコン酸化膜を不純物注入マスクとして使う際に基板に発生する表面段差を防ぐための不純物注入工程を順に示す炭化珪素半導体基板の要部断面図である。 従来の、炭化珪素半導体基板の表面に段差が発生しない不純物注入方法を説明するための炭化珪素半導体基板の要部断面図である。 従来の、シリコン酸化膜を不純物注入マスクとして使う際に基板に発生する表面段差を防ぐための不純物注入工程を順に示す炭化珪素半導体基板の要部断面図である。 炭化珪素ＭＯＳ型半導体装置に不純物注入領域を形成するために、シリコン酸化膜を不純物注入マスクとして使う場合の不純物注入工程を順に示す炭化珪素半導体基板の要部断面図である。

以下、本発明の炭化珪素ＭＯＳ型半導体装置の製造方法にかかる実施例について、図面を参照して詳細に説明する。以下の実施例の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。また、実施例で説明される添付図面は、見易くまたは理解し易くするために正確なスケール、寸法比で描かれていない。本発明はその要旨を超えない限り、以下に説明する実施例の記載に限定されるものではない。

本発明の炭化珪素ＭＯＳ型半導体装置の製造方法にかかる実施例として炭化珪素ＭＯＳＦＥＴについて、図１を参照して以下、本発明の特徴部分を中心に説明する。下記説明する各工程の（ａ）〜（ｈ）は図１の（ａ）〜（ｈ）に対応する。

工程（ａ）：炭化珪素半導体基板１１表面上に下層膜１２を形成する。下層膜として、例えば、ＣＶＤ法で厚さ１５０ｎｍのシリコン酸化膜を成膜する。
工程（ｂ）：下層膜１２上に上層膜１３を形成する。なお。上層膜１３の厚さは不純物注入をする際に注入阻止できる厚さにする必要がある。例えば、ＣＶＤ法で厚さ１０００ｎｍのポリシリコン膜を成膜する。

前記下層膜１２および上層膜１３としては、ポリシリコン膜／シリコン酸化膜、ポリシリコン膜／シリコン窒化膜、ポリシリコン膜／ＰＳＧ膜、ポリシリコン膜／ＢＰＳＧ膜、シリコン酸化膜／シリコン窒化膜、シリコン酸化膜／ＰＳＧ膜、シリコン酸化膜／ＢＰＳＧ膜、シリコン窒化膜／ＰＳＧ膜、シリコン窒化膜／ＢＰＳＧ膜、シリコン膜／シリコン酸化膜、シリコン膜／シリコン窒化膜、シリコン膜／ＰＳＧ膜、シリコン膜／ＢＰＳＧ膜から選ばれるいずれかの積層膜とすることができる。ここでＰＳＧ膜はＰｈｏｓｐｈｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ膜であり、ＢＰＳＧ膜はＢｏｒｏｎ Ｐｈｏｓｐｈｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ膜である。

工程（ｃ）：上層膜１３上にフォトレジスト膜１４を形成し所要の開口部１６を有するパターニングを行う。
工程（ｄ）：前記開口部１６を利用して、不純物元素のイオンを注入する領域の上層膜１３をエッチングで（開口）除去する。エッチングには、反応性イオンエッチング（ＲＩＥ）方式などの異方性エッチングが横方向へのエッチングが少なくて望ましい。エッチング条件は、上層膜１３と下層膜１２で高選択比が得られる条件が望ましい。なお、エッチング時間は、エッチングむらやバラツキによるエッチング残りを防ぐため、上層膜１３に対して若干オーバータイムエッチングとすることが望ましいが、ジャストタイムエッチングやアンダータイムエッチングでもよい。例えば、エッチング条件として、ＳＦ₆（６フッ化硫黄）＝５０ｓｃｃｍ、Ｏ₂（酸素）＝１０ｓｃｃｍ、圧力＝５Ｐａ、ソースパワー＝５００Ｗ、バイアス＝１００Ｗ、オーバータイムエッチング１０％とする。このエッチング条件により、上層膜１３は全面すべてエッチアウトされ、下層膜１２は完全に除去されずに厚さの一部が残る。前記アンダータイムエッチングとは上層膜１３が完全にエッチアウトされない状態のエッチングである。
上層膜の厚さをＬ２、下層膜の厚さをＬ１、上層膜／下層膜のレート選択比をＳａ、エッチング後の下層膜の残り厚さをＬ１’ オーバーエッチングをＰ％とすると、下層膜のエッチング量はＬ２／Ｓａ×（Ｐ／１００）＝（Ｒａ×Ｔａ／Ｓａ）なので、

となる。

例えば、ポリシリコンのドライエッチング時のポリシリコン膜／シリコン酸化膜（下層膜Ｌ１）のエッチングレート選択比Ｓａ＝１０．０、Ｌ２＝１０００ｎｍ、オーバーエッチング１０％とすると、下層膜のエッチング量は、１０ｎｍとなる。

工程（ｅ）：レジスト１４を除去する。
工程（ｆ）：下層膜１２越し（下層膜１４を残したまま、前記アンダータイムエッチングの場合は下層膜１４の上にシリコン酸化膜１３の残膜を残したまま）に不純物注入を行い、不純物注入領域１５を形成する。例えば、不純物元素イオンとしてはアルミイオンを用い、ドーズ量は１×１０¹⁵／ｃｍ²〜１０×１０¹⁵／ｃｍ²程度、イオン注入時の基板温度は２００〜８００℃程度から選択できる。例えば、５００℃とする。

工程（ｇ）：上層膜１３を全面除去する。
このとき上層膜１３はエッチングにより開口部１６が形成されており、この開口部１６を通して下層膜１２が露出している状態である。次に、この上層膜１３の全面除去時に、露出する下層膜１２が、さらに削れても炭化珪素半導体基板１１が露出しないように、上層膜／下層膜のレート選択比が大きいエッチング条件が好ましいのである。上層膜の厚さをＬ２、下層膜の厚さをＬ１’、上層膜／下層膜のレート選択比をＳｂとすると、（Ｌ２／Ｌ１’）＜Ｓｂを満たすエッチング条件にすることで炭化珪素半導体基板が露出することを防ぐことができる。（Ｌ２／Ｌ１’）＜ＳｂからＬ１’＞（Ｌ２／Ｓｂ）、Ｌ２＝Ｒｂ×Ｔｂであるから、

となる。
前記(２)式と（３）式から、

が得られる。

上層膜１３を全面除去するエッチングはドライおよびウェットエッチングのどちらでもよく、上層膜１３と下層膜１２で高選択比が得られる条件が望ましい。
ドライエッチングの場合、例えば、前述の工程（ｄ）と同じ条件ＳＦ₆＝５０ｓｃｃｍ、Ｏ₂＝１０ｓｃｃｍ、圧力＝５Ｐａ、ソースパワー＝５００Ｗ、バイアス＝１００Ｗ、エッチングのオーバータイムを＋１０％でエッチングをすればよい。

例えば、上層膜（Ｌ２）としてのポリシリコンのドライエッチング時のポリシリコン膜／シリコン酸化膜（下層膜Ｌ１’）のエッチングレート選択比Ｓｂ＝１０．０、Ｌ２＝１０００ｎｍとすると、（Ｌ２／Ｌ１’）＜Ｓｂより、必要な下層膜（シリコン酸化膜）の厚さＬ１’は１００ｎｍより大きい値である。実際には、オーバータイムエッチングやエッチングレートのばらつき等の影響、工程（ｄ）で下層膜（Ｌ１）がエッチングされる影響を考慮し、初期の下層膜Ｌ１（シリコン酸化膜）の厚さは１５０ｎｍ程度が望ましい。

ウェットエッチングの場合、例えば、ＫＯＨやＴＭＡＨ溶液など公知のアルカリ溶液によりエッチングする方法で上層膜Ｌ２（ポリシリコン膜）をエッチングすれば上層膜Ｌ２／下層膜Ｌ１のレート選択比がさらに大きくとれる。ＴＭＡＨ溶液でＳｂ＝１００、Ｌ２＝１０００ｎｍの場合、Ｌ１’は１０ｎｍより大きい値が必要となるが、ドライエッチングの場合のＬ１’が１００ｎｍより大きい値に比べて薄い膜厚でよい。オーバータイムエッチングやエッチングレートのばらつき等の影響、工程（ｄ）で下層膜がエッチングされる影響を考慮しても、下層膜（シリコン酸化膜）の厚さＬ１は６０ｎｍ程度でよい。

工程（ｈ）：最後に、下層膜１２を除去する。この下層膜１２を除去するためのエッチング方法としても、炭化珪素半導体基板１１と高い選択比を有するエッチング方法が望ましい。例えば、フッ酸を含むエッチング液を用いるウェットエッチングとすることができる。

以上説明した本発明にかかる実施例によれば、炭化珪素半導体基板に選択的な不純物注入領域の形成用イオン注入マスクを形成するために、シリコン酸化膜を選択的エッチングで開口する際に、炭化珪素半導体基板に表面段差ができることを防ぐことができる。また、従来のようにシリサイドによる金属イオンの侵入の無い不純物注入領域を形成することができる。従って、この炭化珪素半導体基板表面に、公知の製造方法により、シリコン酸化膜などを含むＭＯＳゲート構造を形成して炭化珪素ＭＯＳＦＥＴを製造すれば、ＭＯＳゲート構造において、表面段差や金属イオンなどに起因して生じるゲート耐圧不良などの特性悪化を防ぐことができる。

１、６，１１ 炭化珪素半導体基板
２、８ シリコン酸化膜
３、９、１４ フォトレジスト
４ 表面段差
５、１０、１５ 不純物注入領域
７ ニッケル膜
１２ 下層膜
１３ 上層膜
１６ 開口部

Claims (1)

1. 炭化珪素半導体基板表面のゲート絶縁膜形成領域に不純物元素のイオン注入マスクとなる非金属耐熱性下層膜を形成する工程と、該下層膜上に、該下層膜とは異なる材料からなる不純物元素のイオン注入マスクとなる非金属耐熱性上層膜を積層する工程と、該上層膜の所要の位置に不純物注入用開口部をエッチングで形成する工程と、上層膜を不純物注入マスクとして不純物注入を行い、前記炭化珪素半導体基板に不純物注入領域を形成する工程と、前記上層膜を全面除去する工程を備える炭化珪素ＭＯＳ型半導体装置の製造方法において、
   前記上層膜を積層する工程は、該上層膜を不純物注入をする際に注入阻止できる厚さに形成し、前記不純物注入用開口部をエッチングで形成する工程は、該開口部の上層膜を完全に除去し、下層膜が完全に除去されずに厚さの一部が残り、該下層膜越しに不純物注入できる下層膜の厚さとし、
   前記非金属耐熱性下層膜と前記非金属耐熱性上層膜の積層膜を上層膜／下層膜として、ポリシリコン膜／ＰＳＧ膜、ポリシリコン膜／ＢＰＳＧ膜、シリコン酸化膜／ＰＳＧ膜、シリコン酸化膜／ＢＰＳＧ膜、シリコン窒化膜／ＰＳＧ膜、シリコン窒化膜／ＢＰＳＧ膜、シリコン膜／ＰＳＧ膜、シリコン膜／ＢＰＳＧ膜から選ばれるいずれかの積層膜とし、
   前記不純物注入用開口部をエッチングで形成する工程におけるエッチング条件が、上層膜／下層膜のエッチングレート選択比Ｓａ、上層膜のエッチングレートＲａ、下層膜の厚さＬ１、オーバーエッチング時間Ｔａとし、
   不純物注入後に、前記上層膜を除去する際の条件が
   上層膜／下層膜のエッチングレート選択比Ｓｂ、上層膜のエッチングレートＲｂ、エッチング時間Ｔｂとした時、
   [数１]
   Ｌ１＞（Ｒａ×Ｔａ／Ｓａ）+（Ｒｂ×Ｔｂ／Ｓｂ）
   を満たすことを特徴とする炭化珪素ＭＯＳ型半導体装置の製造方法。