JP2022551159A - Ｌｄｍｏｓデバイス及びその製造方法 - Google Patents

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Abstract

本発明は、ＬＤＭＯＳデバイス及びそのデバイスの形成方法に関し、該ＬＤＭＯＳデバイスは、ｎ個のエッチング停止層を含むバリア層を含む。絶縁層は、隣接するエッチング停止層の間に形成される。層間誘電体層と絶縁層の両方は、エッチング停止層の材料とは異なる酸化物であるため、エッチングプロセスは、酸化物の中で進行する時に、ｎ個のエッチング停止層で停止して、ｎ個のエッチング停止層のそれぞれで終端するｎ個のフィールドプレートホールを形成することができる。ゲート構造に近い第１のフィールドプレートホールの下端はドリフト領域に最も近く、ドレイン領域に近い第ｎのフィールドプレートホールの下端はドリフト領域から最も遠い。この配置により、ドリフト領域の前端及び後端の周りにより均一な電界強度を得ることができ、その結果、ドリフト領域全体の電界分布が効果的に改善されるため、ブレークダウン電圧が増加する。【選択図】図１

Description

関連出願
本開示は、２０１９年１０月８日に出願された「ＬＤＭＯＳデバイス及びその製造方法」と題された中国特許出願第２０１９１０９４８２２５．２号の優先権を主張するものであり、その全ての内容は、参照により本明細書に組み込まれるものとする。
技術分野
本開示は、半導体技術の分野に関し、より具体的には、ＬＤＭＯＳデバイス及びその製造方法に関する。
横方向二重拡散ＭＯＳＦＥＴ（ＬＤＭＯＳ）デバイスは、低電圧信号デバイス及び他のデバイスとシングルチップに集積しやすく、耐圧が高く、利得が高く、歪みが低いなどの利点を有するため、パワー集積回路に広く使用されている横型パワーデバイスである。
このようなパワー集積回路の性能は、用いたＬＤＭＯＳデバイスの構造及び性能に直接依存する。ＬＤＭＯＳデバイスの性能を評価するための主な基準には、そのオン抵抗とブレークダウン電圧が含まれる。オン抵抗が低く、かつブレークダウン電圧が高いほど、ＬＤＭＯＳデバイスの性能が良い。従来、シャロートレンチアイソレーション（ＳＴＩ）技術は、一般に、ブレークダウン電圧を増加させるために使用されている。しかしながら、実際の使用において、本発明者らは、この技術がオン抵抗の増加につながる傾向があることを発見した。したがって、オン抵抗性能の妥協という犠牲を払うことなく、ブレークダウン電圧が増加したＬＤＭＯＳデバイスを開発する必要がある。
本項の記述は、本開示に関連する背景情報を提供するものに過ぎず、必ずしも先行技術を構成するものではない。
本開示の様々な実施形態によれば、ＬＤＭＯＳデバイス及びそのデバイスの形成方法が提供される。
本開示の一態様によれば、
ドレイン領域が画定されたドリフト領域と、ソース領域が画定されたボディ領域とが画定された半導体基板を提供するステップと、
前記半導体基板上にｎ個のエッチング停止層を含むバリア層を堆積するステップであって、ｎは２以上の整数であり、前記エッチング停止層は互いに積層され、前記エッチング停止層から前記半導体基板までの距離は、第１のエッチング停止層から第ｎのエッチング停止層へと増加し、前記第１のエッチング停止層と前記半導体基板との間に絶縁層が配置され、隣接する各２つのエッチング停止層の間に絶縁層が配置されるステップと、
層間誘電体層を形成し、前記バリア層と一緒に前記層間誘電体層をエッチングしてｎ個のフィールドプレートホールを形成するステップであって、第１のフィールドプレートホールから第ｎのフィールドプレートホールは、それぞれ前記第１のエッチング停止層から第ｎのエッチング停止層に配置されるステップと、を含む、ＬＤＭＯＳデバイスの形成方法が提供される。
本開示の別の態様によれば、
ドレイン領域が画定されたドリフト領域と、ソース領域が画定されたボディ領域とが画定された半導体基板と、
前記半導体基板上に堆積され、ｎ個のエッチング停止層を含むバリア層であって、ｎは２以上の整数であり、前記エッチング停止層は互いに積層され、前記エッチング停止層から前記半導体基板までの距離は、第１のエッチング停止層から第ｎのエッチング停止層へと増加し、前記第１のエッチング停止層と前記半導体基板との間に絶縁層が配置され、隣接する各２つのエッチング停止層の間に絶縁層が配置されるバリア層と、
前記半導体基板を覆う層間誘電体層と、を含み、
ｎ個のフィールドプレートを更に含み、第１のフィールドプレートから第ｎのフィールドプレートがそれぞれ、第１のエッチング停止層から第ｎのエッチング停止層上に配置される、ＬＤＭＯＳデバイスが提供される。
本発明の１つ以上の実施形態の詳細は、以下の図面及び詳細な説明に記載される。本発明の他の特徴、目的及び利点は、明細書、図面、及び特許請求の範囲から明らかになるであろう。
本明細書に開示された発明の実施形態又は例をよりよく説明及び例示するために、１つ以上の添付の図面を参照することができる。添付の図面を説明するために使用される追加の詳細又は例は、開示された発明、現在説明されている実施形態及び／又は例、並びにこれらの発明の現在理解されている最良の形態のいずれかの範囲への限定と見なされるべきではない。
本開示の一実施形態に係るＬＤＭＯＳデバイスの形成方法のフローチャートである。 図１の方法を例示する構造の概略断面図である。 図１の方法を例示する構造の概略断面図である。 図１の方法を例示する構造の概略断面図である。 図１の方法を例示する構造の概略断面図である。 図１の方法を例示する構造の概略断面図であり、この図は、この実施形態に従って形成されたＬＤＭＯＳデバイスを示す。
本開示の目的、特徴及び利点は、添付の図面を参照して特定の実施形態として記載されている以下のより詳細な説明を読むことでより明らかになるであろう。本明細書に開示された特定の実施形態は、本開示を例示するためのものに過ぎず、限定することを意図していないことに留意されたい。
特に定義されない限り、本明細書で使用されるすべての技術用語及び科学用語は、本開示が属する技術分野の当業者によって一般的に理解されるものと同じ意味を有する。本明細書で使用される用語は、特定の実施形態を説明することのみを目的とするものであり、本開示を限定することを意図するものではない。本明細書で使用される場合、「及び／又は」という用語は、関連する列挙された項目のいずれか及び１つ以上の全ての組み合わせを含む。
図１を参照すると、本開示の一実施形態に係るＬＤＭＯＳデバイスの形成方法は、以下に詳述されるステップＳ１００～Ｓ３００を含む。
Ｓ１００では、ドレイン領域が画定されたドリフト領域と、ソース領域が画定されたボディ領域とが画定された半導体基板を提供し、半導体基板上にゲート構造を形成する。
具体的には、図２Ａを参照すると、半導体基板１００は、シリコン基板、シリコンオンインシュレータ（ＳＯＩ）基板などであってもよい。本実施形態では、半導体基板１００は、エピタキシャル成長によって形成され得るｐ型シリコン基板である。ボディ領域１１０は、ウェル注入プロセスを使用して半導体基板１００に形成されたｐウェルであってもよい。ドリフト領域１２０は、続いて半導体基板１００に形成された低濃度ドープｎ型領域であってもよい。ソース領域１１１は、ｎ型ドーパントをボディ領域１１０に注入することにより形成されてもよく、ドレイン領域１２１は、ｎ型ドーパントをドリフト領域１２０に注入することにより形成されてもよい。ソース領域１１１及びドレイン領域１２１のドーピングは、同じドーパント濃度で同時に実行されてもよい。
ゲート構造１３０は、半導体基板１００上に形成され、ボディ領域１１０及びドリフト領域１２０の両方と一部重なる。ゲート構造１３０は、半導体基板１００上に順次形成されたゲート酸化物層１３１及びゲート電極１３２を含んでもよい。ゲート酸化物層１３１は二酸化ケイ素であってもよく、ゲート電極１３２は金属、ポリシリコンなどであってもよい。ゲート構造１３０は、ゲート電極１３２の両側にあるスペーサーを更に含んでもよい。
本実施形態では、ドレイン領域１２１の周りに形成されたシャロートレンチアイソレーション（ＳＴＩ）構造はない。これにより、形成されるデバイスのオン抵抗を大幅に低減することができる。
Ｓ２００では、半導体基板上にｎ個のエッチング停止層を含むバリア層を形成し、ｎは２以上の整数であり、エッチング停止層は、半導体基板までの距離が第１のエッチング停止層から第ｎのエッチング停止層へと増加するように互いに積層され、絶縁層が隣接するエッチング停止層の間に配置される。
図２Ｂを参照すると、バリア層１４０は、ゲート構造１３０上に堆積される。バリア層１４０は、第１の絶縁層、第１のエッチング停止層、第２の絶縁層、第２のエッチング停止層、．．．、第ｎの絶縁層、及び第ｎのエッチング停止層の順序で基板から上向きに（半導体基板１００から離れる向きに）交互に積層されたｎ個の絶縁層１４１及びｎ個のエッチング停止層１４２を含む。第１の絶縁層は、第１のエッチング停止層と半導体基板との間に挿入される。ｎは２以上の整数である。即ち、バリア層１４０は、少なくとも２つの絶縁層１４１及び少なくとも２つのエッチング停止層１４２を含む。絶縁層１４１は、隣接するエッチング停止層１４２の間に配置されて、隣接するエッチング停止層１４２を絶縁する。
本実施形態では、バリア層１４０は、例として、２つのエッチング停止層１４２及び２つの絶縁層１４１を含む。図２Ｂに示すように、バリア層１４０は、第１の絶縁層１４１ａ、第１のエッチング停止層１４２ａ、第２の絶縁層１４１ｂ及び第２のエッチング停止層１４２ｂを含む。第１の絶縁層１４１ａ及び第２の絶縁層１４１ｂは、酸化ケイ素などの同じ材料で形成されてもよい。第１のエッチング停止層１４２ａ及び第２のエッチング停止層１４２ｂは、窒化ケイ素などの同じ材料で形成されてもよい。
本実施形態では、各絶縁層１４１は均一な厚さを有し、各エッチング停止層１４２も均一な厚さを有する。絶縁層１４１の厚さは、ドリフト領域１２０の空乏化に影響を与える。絶縁層１４１が薄すぎると、ドリフト領域１２０の空乏化（ディプレッション）が速すぎて、ブレークダウン電圧を増加させることができない。しかしながら、絶縁層１４１が厚すぎると、ドリフト領域１２０は完全には空乏化できない可能性がある。これらの理由により、本開示において、第１の絶縁層１４１ａ及び第２の絶縁層１４１ｂの厚さは、５００Å、１０００Å、１５００Å又は２０００Åなど、５００Å～２０００Åの範囲であってもよく、好ましくは、両方とも１０００Åであってもよい。第１のエッチング停止層１４２ａ及び第２のエッチング停止層１４２ｂの厚さは、１００Å、１５０Å又は２００Åなど、１００Å～２００Åの範囲であってもよく、好ましくは、両方とも１５０Åであってもよい。
その後に、フォトレジストを第２のエッチング停止層１４２ｂの表面に塗布し、続いて露光及び現像などの一連のプロセスを行って、フォトレジストに開口部を有するパターンを形成する。フォトレジストの残りの部分をマスクとして、ドライエッチング技術を用いて、第２のエッチング停止層１４２ｂ、第２の絶縁層１４１ｂ、第１のエッチング停止層１４２ａ及び第１の絶縁層１４１ａを連続してエッチングすることにより、バリア層１４０の残りの部分は、ゲート電極１３２とドレイン領域１２１の両方に跨る。即ち、図２Ｃに示すように、バリア層１４０の残りの部分は、ドリフト領域１２０を覆い、一方側ではゲート電極１３２まで延び、反対側ではドレイン領域１２１まで延びる。これに続いて、第２のエッチング停止層１４２ｂの表面上のフォトレジストを除去する。バリア層１４０は、ドレイン領域１２１とゲート構造１３０内のポリシリコンゲート電極との間の距離を増加させることができ、その結果、デバイスのブレークダウン電圧を更に増加する。本実施形態では、バリア層１４０とゲート構造１３０との重なり領域は、０．１μｍ～０．２μｍの長さを有してもよい。
Ｓ３００では、層間誘電体層を形成してから、層間誘電体層とバリア層をエッチングして、第１のエッチング停止層から第ｎのエッチング停止層のそれぞれ上に第１のフィールドプレートホールから第ｎのフィールドプレートホールを形成する。
図２Ｄを参照すると、層間誘電体層１５０は、最後（直前）のステップからの構造上に堆積される。層間誘電体層１５０は酸化物であってもよい。フォトレジストを層間誘電体層１５０上にコーティングしてから、パターン化して、開口部を形成してもよい。フォトレジストをマスクとして、層間誘電体層１５０をエッチングして、更にホールを形成してもよい。
エッチングは、ホールの中で更に下向きに（半導体基板１００側へ）進行してもよい。絶縁層１４１及びエッチング停止層１４２は異なる材料で形成されるので、得られたフィールドプレートホールは、異なるエッチング停止層１４２で終端してもよい。本実施形態では、第１のフィールドプレートホールから第ｎのフィールドプレートホールは、それぞれ第１のエッチング停止層から第ｎのエッチング停止層で終端する。言い換えれば、第１のフィールドプレートホールは、第１のエッチング停止層で終端し、第２のフィールドプレートホールは、第２のエッチング停止層で終端し、．．．、そして第ｎのフィールドプレートホールは、第ｎのエッチング停止層で終端する。
具体的には、第１のフィールドプレートホールから第（ｎ－１）のフィールドプレートホールのそれぞれの形成は、酸化物と窒化物のエッチング速度が同等であることを意味する酸化物対窒化物の低選択比で層間誘電体層をエッチングしてホールを形成し、続いてエッチングして第ｍのエッチング停止層（ｍは１より大きくｎ以下の整数である）に到達するまで、ホールにおけるエッチングプロセスを継続することと、絶縁層がエッチングされ、かつ第（ｍ－１）のエッチング停止層が露出するまで、第ｍのエッチングストップ層と第（ｍ－１）のエッチングストップ層との間の絶縁層を、酸化物対窒化物の増加した選択比で（即ち、酸化物のエッチング速度をより速くして）エッチングすることと、を含んでもよく、エッチング装置は、窒化物に到達することを検出すると、エッチングプロセスを停止させることにより、第（ｍ－１）のエッチング停止層で終端するフィールドプレートホール、即ち第（ｍ－１）のフィールドプレートホールが形成される。第１のフィールドプレートホールから第（ｎ－１）のフィールドプレートホールの他のものも同様の方法で形成されてもよい。第ｎのフィールドプレートホールの形成は、酸化物対窒化物の高選択比で層間誘電体層をエッチングし、エッチング装置が第ｎのエッチング停止層に到達することを検出するとエッチングプロセスを停止して、第ｎのエッチング停止層で終端する第ｎのフィールドプレートホールを形成することを含んでもよい。
本実施形態では、第１のフィールドプレートホールから第ｎのフィールドプレートホールの下端は、ドリフト領域１２０から、ゲート構造１３０からドレイン領域１２１へ方向に徐々に増加する距離だけ離間されている。したがって、第１のフィールドプレートホールはゲート構造１３０に近く、第ｎのフィールドプレートホールはドレイン領域１２１に近い。第１のフィールドプレートホールの下端は、ドリフト領域１２０に最も近く、第ｎのフィールドプレートホールの下端は、ドリフト領域１２０から最も遠い。この配置により、ドリフト領域１２０の前端（ゲート構造１３０に近い）及び後端（ドレイン領域１２１に近い）の周りにより均一な電界強度を得ることができ、その結果、ＬＤＭＯＳデバイスのブレークダウン電圧が増加する。
バリア層１４０が第１の絶縁層１４１ａ、第１のエッチング停止層１４２ａ、第２の絶縁層１４１ｂ及び第２のエッチング停止層１４２ｂを含む例を続けると、図２Ｄに示すように、２つのフィールドプレートホールが形成される。まず、層間誘電体層１５０を酸化物対窒化物の低選択比でエッチングする。エッチングプロセスが層間誘電体層１５０の中で下向きに進行し、第２のエッチング停止層１４２ｂに到達すると、酸化物及び窒化物のエッチング速度が同等であることを意味する酸化物対窒化物の低選択比のため、エッチングプロセスは、第２のエッチング停止層１４２ｂの中で進行し続け、第２のエッチング停止層１４２ｂを通って停止する。その後、下にある第１のエッチング停止層１４２ａが露出するまで、第２の絶縁層１４１ｂを、エッチングプロセスが窒化物よりもはるかに速く酸化物の中で進行できる酸化物対窒化物の増加した選択比でエッチングする。エッチング装置が第１のエッチング停止層１４２ａに到達することを検出すると、エッチングを停止して、第１のフィールドプレートホール１５１を形成する。図２Ｅに示すように、次に、別のマスクを使用して、第２のエッチング停止層１４２ｂが露出するまで、層間誘電体層１５０を酸化物対窒化物の高選択比でエッチングし、エッチング装置が第２のエッチング停止層１４２ｂに到達することを検出すると、エッチングを停止して、第２のフィールドプレートホール１５２を形成する。
第１のフィールドプレートホール１５１の形成中に、ソースコンタクトホール及びドレインコンタクトホールも、層間誘電体層１５０をエッチングすることにより形成されてもよい。ソースコンタクトホール及びドレインコンタクトホールの形成は、層間誘電体層１５０の酸化物のみをエッチングすることを含むため、選択比のいかなる変化によっても影響を受けない。
ｎ個のフィールドプレートホール、ソースコンタクトホール及びドレインコンタクトホールの形成に続いて、金属をそれらに充填してｎ個のフィールドプレート、１つのソース電極及び１つのドレイン電極を形成してもよい。金属はタングステン又は銅であってもよい。
本実施形態では、バリア層１４０は、ｎ個のエッチング停止層１４２を含み、絶縁層１４１は、隣接するエッチング停止層１４２の間に配置される。層間誘電体層１５０と絶縁層１４１の両方は、エッチング停止層１４２の材料とは異なる酸化物であるため、エッチングプロセスは、酸化物の中で進行する時に、ｎ個のエッチング停止層１４２で停止して、ｎ個のエッチング停止層１４２のそれぞれで終端するｎ個のフィールドプレートホールを形成することができる。ゲート構造１３０の近くにある第１のフィールドプレートホールの下端は、ドリフト領域１２０に最も近く、ドレイン領域１２１の近くにある第ｎのフィールドプレートホールの下端は、ドリフト領域１２０から最も遠い。この配置により、ドリフト領域１２０の前端及び後端の周りにより均一な電界強度を得ることができ、その結果、ドリフト領域全体の電界分布が改善されるため、ＬＤＭＯＳデバイスのブレークダウン電圧が増加する。更に、本開示によれば、ドレイン領域１２１の周りにＳＴＩ構造がないので、より低いオン抵抗を得ることができる。したがって、本開示に従って形成されたデバイスは、より低いオン抵抗と増加したブレークダウン電圧の両方を示し、デバイスのより良い性能を得る。
図２Ｅを参照すると、本開示の一実施形態に係るＬＤＭＯＳデバイスは、ボディ領域１１０及びドリフト領域１２０が画定された半導体基板１００を含む。ボディ領域１１０では、ソース領域１１１が画定されており、ドリフト領域では、ドレイン領域１２１が画定されている。ゲート構造１３０は、半導体基板１００上に配置される。ゲート構造１３０は、半導体基板上に順次配置されたゲート酸化物層及びゲート電極を含む。ゲート構造１３０は、ゲート酸化物層及びゲート電極の両側にあるスペーサーを更に含む。
バリア層１４０は、ゲート構造１３０とドレイン領域１２１の両方と重なるように、ドリフト領域１２０上に配置される。バリア層１４０は、ドレイン領域１２１とポリシリコンゲート電極との間の距離を増加させることができ、その結果、デバイスのブレークダウン電圧が更に増加する。バリア層１４０は、半導体基板１００上にあるｎ個のエッチング停止層１４２を含み、ｎは２以上の整数である。ｎ個のエッチング停止層は、半導体基板１１０までの距離が第１のエッチング停止層から第ｎのエッチング停止層へと増加するように互いに積層される。絶縁層１４１は、隣接するエッチング停止層の間に配置される。
絶縁層１４１のそれぞれは、酸化ケイ素で形成されてもよく、５００Å、１０００Å、１５００Å又は２０００Åなど、５００Å～２０００Åの範囲の厚さを有してもよく、好ましくは、厚さが１０００Åであってもよい。エッチング停止層１４２のそれぞれは、窒化ケイ素で形成されてもよく、１００Å、１５０Å又は２００Åなど、１００Å～２００Åの範囲の厚さを有してもよく、好ましくは、厚さが１５０Åであってもよい。
上記得られた構造は、酸化ケイ素などの絶縁層１４１と同じ材料で形成され得る層間誘電体層１５０によって覆われる。層間誘電体層１５０には、ｎ個のフィールドプレートが形成される。第１のフィールドプレートから第ｎのフィールドプレートは、それぞれ第１のエッチング停止層から第ｎのエッチング停止層で終端する。即ち、第１のフィールドプレートは、第１のエッチング停止層で終端し、第２のフィールドプレートは、第２のエッチング停止層で終端し、．．．、そして第ｎのフィールドプレートは、第ｎのエッチング停止層で終端する。ｎ個のフィールドプレートはすべて金属製のフィールドプレートである。金属はコバルト又は銅であってもよい。第１のフィールドプレートから第ｎのフィールドプレートの下端は、ドリフト領域から、第１のフィールドプレートから第ｎのフィールドプレートまでの順序で徐々に増加する距離だけ離間されている。第１のフィールドプレートは、ゲート構造１３０の近くにあるドリフト領域１２０の前端の周りに配置され、第１のフィールドプレートの下端は、ドリフト領域１２０に最も近い。第ｎのフィールドプレートは、ドレイン領域１２１の近くにあるドリフト領域１２０の後端の周りに配置され、第ｎのフィールドプレートの下端は、ドリフト領域から最も遠い。
このＬＤＭＯＳデバイスでは、バリア層１４０は、ｎ個のエッチング停止層１４２を含み、絶縁層１４１は、隣接するエッチング停止層１４２の間に配置される。層間誘電体層１５０と絶縁層１４１の両方は、エッチング停止層１４２の材料とは異なる酸化物であるため、エッチングプロセスは、酸化物の中で進行する時に、ｎ個のエッチング停止層１４２で停止して、ｎ個のエッチング停止層１４２のそれぞれで終端するｎ個のフィールドプレートホールを形成することができる。ゲート構造１３０の近くにある第１のフィールドプレートホールの下端は、ドリフト領域１２０に最も近く、ドレイン領域１２１の近くにある第ｎのフィールドプレートホールの下端は、ドリフト領域１２０から最も遠い。この配置により、ドリフト領域１２０の前端及び後端の周りにより均一な電界強度を得ることができ、その結果、ドリフト領域全体の電界分布が改善されるため、ブレークダウン電圧が増加する。更に、本開示によれば、ドレイン領域１２１の周りにＳＴＩ構造がないので、より低いオン抵抗を得ることができる。したがって、本開示に従って形成されたデバイスは、より低いオン抵抗と増加したブレークダウン電圧の両方を示し、デバイスのより良い性能を得る。
前述の実施形態の各技術的特徴は、任意に組み合わせられてもよい。説明を簡潔にするために、すべてのこのような組み合わせを上記で説明しないが、矛盾しない限り、これらの技術的特徴の組み合わせはいずれも本明細書の範囲に含まれると見なされる。
以上に提示されたのは、本開示のいくつかの実施形態に過ぎない。これらの実施形態は、多少、具体的で詳細に説明されたが、いかなる意味においても本開示の範囲を限定するものとして解釈されるべきではない。当業者であれば、本開示の概念から逸脱することなく様々な変形及び修正を行うことができることに留意されたい。したがって、そのようなすべての変形及び修正は、添付の特許請求の範囲で定義されるように、本開示の範囲内に含まれることが意図されている。

Claims (15)

  1. ドレイン領域が画定されたドリフト領域と、ソース領域が画定されたボディ領域とが画定された半導体基板を提供するステップと、
    前記半導体基板上にｎ個のエッチング停止層を含むバリア層を堆積するステップであって、ｎは２以上の整数であり、前記エッチング停止層は互いに積層され、前記エッチング停止層から前記半導体基板までの距離は、第１のエッチング停止層から第ｎのエッチング停止層へと増加し、前記第１のエッチング停止層と前記半導体基板との間に絶縁層が配置され、隣接する各２つのエッチング停止層の間に絶縁層が配置されるステップと、
    層間誘電体層を形成し、前記バリア層と一緒に前記層間誘電体層をエッチングしてｎ個のフィールドプレートホールを形成するステップであって、第１のフィールドプレートホールから第ｎのフィールドプレートホールは、それぞれ前記第１のエッチング停止層から第ｎのエッチング停止層に配置されるステップと、を含む、ＬＤＭＯＳデバイスの形成方法。
  2. ゲート構造が前記半導体基板上に形成され、前記ゲート構造に近い前記第１のフィールドプレートホールの下端が前記ドリフト領域に最も近く、前記ドレイン領域に近い前記第ｎのフィールドプレートホールの下端が前記ドリフト領域から最も遠いように、前記第１のフィールドプレートホールから第ｎのフィールドプレートホールの下端は、前記ドリフト領域から、前記ゲート構造から前記ドレイン領域への方向に徐々に増加する距離だけ離間されている、請求項１に記載のＬＤＭＯＳデバイスの形成方法。
  3. 前記層間誘電体層と前記絶縁層の両方は酸化物を含み、前記エッチング停止層は窒化物を含み、
    前記バリア層と一緒に前記層間誘電体層をエッチングしてｎ個のフィールドプレートホールを形成するステップは、
    前記第１のフィールドプレートホールから第（ｎ－１）のフィールドプレートホールのそれぞれについて、酸化物対窒化物の低選択比で前記層間誘電体層をエッチングしてホールを形成し、第ｍのエッチング停止層がエッチングされるまで該ホールをエッチングし、酸化物対窒化物の増加した選択比で対応する絶縁層をエッチングし、エッチングが第（ｍ－１）のエッチング停止層に到達することを検出するとエッチングを停止して、第（ｍ－１）のフィールドプレートホールを前記第（ｍ－１）のエッチング停止層上に形成するステップであって、ｍは、１より大きくｎ以下の整数であるステップと、
    前記第ｎのフィールドプレートホールについて、前記第ｎのエッチング停止層が露出するまで、酸化物対窒化物の高選択比で前記層間誘電体層をエッチングし、エッチングが前記第ｎのエッチング停止層に到達することを検出するとエッチングを停止して、前記第ｎのフィールドプレートホールを前記第ｎのエッチング停止層上に形成するステップと、を含む、請求項２に記載のＬＤＭＯＳデバイスの形成方法。
  4. 前記層間誘電体層を形成し、前記バリア層と一緒に前記層間誘電体層をエッチングしてｎ個のフィールドプレートホールを形成するステップは、
    前記層間誘電体層をエッチングして、前記ソース領域で終端するソースコンタクトホール及び前記ドレイン領域で終端するドレインコンタクトホールを形成するステップと、
    前記ソースコンタクトホール、前記ドレインコンタクトホール及び前記ｎ個のフィールドプレートホールに金属を充填して、ソース電極、ドレイン電極及びｎ個のフィールドプレートを形成するステップと、を更に含む、請求項３に記載のＬＤＭＯＳデバイスの形成方法。
  5. 前記絶縁層はそれぞれ５００Å～２０００Åの厚さを有し、及び／又は、前記エッチング停止層はそれぞれ１００Å～２００Åの厚さを有する、請求項１～４のいずれか一項に記載のＬＤＭＯＳデバイスの形成方法。
  6. 前記ゲート構造は、前記半導体基板上に順次配置されたゲート酸化層及びゲート電極、並びに前記ゲート電極の両側にあるスペーサーを含む、請求項２に記載のＬＤＭＯＳデバイスの形成方法。
  7. 前記バリア層は、前記ドリフト領域上に形成され、前記ゲート構造及び前記ドレイン領域と一部重なる、請求項６に記載のＬＤＭＯＳデバイスの形成方法。
  8. ドレイン領域が画定されたドリフト領域と、ソース領域が画定されたボディ領域とが画定された半導体基板と、
    前記半導体基板上に配置され、ｎ個のエッチング停止層を含むバリア層であって、ｎは２以上の整数であり、前記エッチング停止層は互いに積層され、前記エッチング停止層から前記半導体基板までの距離は、第１のエッチング停止層から第ｎのエッチング停止層へと増加し、前記第１のエッチング停止層と前記半導体基板との間に絶縁層が配置され、隣接する各２つのエッチング停止層の間に絶縁層が配置されるバリア層と、
    前記半導体基板を覆う層間誘電体層と、を含み、
    ｎ個のフィールドプレートを更に含み、第１のフィールドプレートから第ｎのフィールドプレートがそれぞれ、前記第１のエッチング停止層から第ｎのエッチング停止層上に配置される、ＬＤＭＯＳデバイス。
  9. ゲート構造が前記半導体基板上に形成され、前記ゲート構造に近い前記第１のフィールドプレートの下端が前記ドリフト領域に最も近く、前記ドレイン領域に近い前記第ｎのフィールドプレートの下端が前記ドリフト領域から最も遠いように、前記第１のフィールドプレートから第ｎのフィールドプレートの下端は、前記ドリフト領域から、前記ゲート構造から前記ドレイン領域への方向に徐々に増加する距離だけ離間されている、請求項８に記載のＬＤＭＯＳデバイス。
  10. 前記層間誘電体層は酸化物を含む、請求項８に記載のＬＤＭＯＳデバイス。
  11. 前記絶縁層は酸化物を含み、前記絶縁層はそれぞれ５００Å～２０００Åの厚さを有し、及び／又は、前記エッチング停止層はそれぞれ１００Å～２００Åの厚さを有する、請求項８～１０のいずれか一項に記載のＬＤＭＯＳデバイス。
  12. 前記バリア層は、前記ドリフト領域上に形成され、前記ゲート構造及び前記ドレイン領域と一部重なる、請求項９に記載のＬＤＭＯＳデバイス。
  13. 前記バリア層と前記ゲート構造との重なり領域は、０．１μｍ～０．２μｍの長さを有する、請求項１２に記載のＬＤＭＯＳデバイス。
  14. 前記フィールドプレートは金属製のフィールドプレートである、請求項９に記載のＬＤＭＯＳデバイス。
  15. 前記フィールドプレートのホールは、同じ断面サイズを有する、請求項９に記載のＬＤＭＯＳデバイス。
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