CN109979821A - 一种半导体器件及其制作方法 - Google Patents
一种半导体器件及其制作方法 Download PDFInfo
- Publication number
- CN109979821A CN109979821A CN201711460736.7A CN201711460736A CN109979821A CN 109979821 A CN109979821 A CN 109979821A CN 201711460736 A CN201711460736 A CN 201711460736A CN 109979821 A CN109979821 A CN 109979821A
- Authority
- CN
- China
- Prior art keywords
- dielectric layer
- semiconductor substrate
- layer
- field plate
- metal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 91
- 238000002360 preparation method Methods 0.000 title abstract description 6
- 229910052751 metal Inorganic materials 0.000 claims abstract description 104
- 239000002184 metal Substances 0.000 claims abstract description 104
- 239000000758 substrate Substances 0.000 claims abstract description 61
- 238000004519 manufacturing process Methods 0.000 claims abstract description 13
- 229910021332 silicide Inorganic materials 0.000 claims description 59
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 59
- 230000004888 barrier function Effects 0.000 claims description 40
- 238000000206 photolithography Methods 0.000 claims description 13
- 238000005530 etching Methods 0.000 claims description 5
- 238000001459 lithography Methods 0.000 claims description 2
- 238000000034 method Methods 0.000 abstract description 16
- 239000003990 capacitor Substances 0.000 abstract description 6
- 239000010410 layer Substances 0.000 description 149
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 11
- 239000000463 material Substances 0.000 description 11
- 229920002120 photoresistant polymer Polymers 0.000 description 10
- 229910052710 silicon Inorganic materials 0.000 description 9
- 239000010703 silicon Substances 0.000 description 9
- 239000010941 cobalt Substances 0.000 description 8
- 229910017052 cobalt Inorganic materials 0.000 description 8
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 8
- 239000012212 insulator Substances 0.000 description 8
- 230000008569 process Effects 0.000 description 8
- 230000015556 catabolic process Effects 0.000 description 7
- 230000015572 biosynthetic process Effects 0.000 description 5
- 239000011248 coating agent Substances 0.000 description 5
- 238000000576 coating method Methods 0.000 description 5
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 5
- 229910052737 gold Inorganic materials 0.000 description 5
- 239000010931 gold Substances 0.000 description 5
- KDLHZDBZIXYQEI-UHFFFAOYSA-N Palladium Chemical compound [Pd] KDLHZDBZIXYQEI-UHFFFAOYSA-N 0.000 description 4
- 229910003978 SiClx Inorganic materials 0.000 description 4
- 238000000137 annealing Methods 0.000 description 4
- 229910052732 germanium Inorganic materials 0.000 description 4
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 4
- 230000001965 increasing effect Effects 0.000 description 4
- 238000002347 injection Methods 0.000 description 4
- 239000007924 injection Substances 0.000 description 4
- 239000011229 interlayer Substances 0.000 description 4
- 238000002955 isolation Methods 0.000 description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N silicon dioxide Inorganic materials O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- 230000008859 change Effects 0.000 description 3
- 238000001312 dry etching Methods 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 229920005591 polysilicon Polymers 0.000 description 3
- 239000000243 solution Substances 0.000 description 3
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 2
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 2
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 2
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 2
- 230000009471 action Effects 0.000 description 2
- 239000004411 aluminium Substances 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 229910052802 copper Inorganic materials 0.000 description 2
- 239000010949 copper Substances 0.000 description 2
- 230000007812 deficiency Effects 0.000 description 2
- 230000002708 enhancing effect Effects 0.000 description 2
- 230000003628 erosive effect Effects 0.000 description 2
- 238000002513 implantation Methods 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 229910044991 metal oxide Inorganic materials 0.000 description 2
- 150000004706 metal oxides Chemical class 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 239000011733 molybdenum Substances 0.000 description 2
- 229910052750 molybdenum Inorganic materials 0.000 description 2
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 2
- 150000004767 nitrides Chemical class 0.000 description 2
- 229910052763 palladium Inorganic materials 0.000 description 2
- 238000001259 photo etching Methods 0.000 description 2
- 239000010936 titanium Substances 0.000 description 2
- 229910052719 titanium Inorganic materials 0.000 description 2
- 230000008901 benefit Effects 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 238000004064 recycling Methods 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/402—Field plates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/66681—Lateral DMOS transistors, i.e. LDMOS transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7816—Lateral DMOS transistors, i.e. LDMOS transistors
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Thin Film Transistor (AREA)
Abstract
本发明提供一种半导体器件及其制作方法，所述方法包括：提供半导体衬底，所述半导体衬底中形成有体区和漂移区，所述体区内形成源区，所述漂移区内形成漏区，所述半导体衬底上形成有栅极结构；形成覆盖所述半导体衬底的介质层；在所述介质层上形成金属场板。根据本发明提供的半导体器件的制作方法，通过在介质层上形成金属场板，在获得高击穿电压的同时降低了导通电阻以及漏区和栅极之间的电容，提高了半导体器件的性能。
Description
技术领域
本发明涉及半导体技术领域，具体而言涉及一种半导体器件及其制作方法。
背景技术
随着半导体技术的不断发展，横向双扩散金属氧化物半导体场效应晶体管(Lateral Double Diffused MOSFET，LDMOS)器件由于其具有良好的短沟道特性而被广泛的应用。LDMOS作为一种功率开关器件，具有工作电压相对较高、工艺简易，易于同低压CMOS电路在工艺上兼容等特点。与普通MOS器件相比，在漏极有一个轻掺杂注入区，被称为漂移区。由于其通常用于功率电路，需要获得较大的输出功率，因此必须能承受较高的击穿电压。同时，随着LDMOS的广泛应用功率集成电路，对LDMOS的器件性能要求也越来越高，LDMOS需要获得较小的导通电阻。
现有器件为了得到高的击穿电压，在漏极会使用浅沟槽隔离STI或者场氧化层做漂移区。虽然可以获得高击穿电压，但是会导致导通电阻增大，同时漏极和栅极之间的电容由于二者之间交叠面积大而变大。
因此，有必要提出一种新的半导体器件，以解决上述至少一个问题。
发明内容
在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。
针对现有技术的不足，本发明提供一种半导体器件的制作方法，包括：
提供半导体衬底，所述半导体衬底中形成有体区和漂移区，所述体区内形成源区，所述漂移区内形成漏区，所述半导体衬底上形成有栅极结构；
形成覆盖所述半导体衬底的介质层；
在所述介质层上形成金属场板。
进一步，在形成覆盖所述半导体衬底的介质层之前，还包括：
形成跨设在所述漂移区和所述栅极结构上的硅化物阻挡层；
在所述栅极结构暴露的上表面、所述源区以及所述漏区上形成金属硅化物。进一步，所述介质层的厚度根据所述器件的性能需求进行相应地设置。
进一步，所述在所述介质层上形成金属场板的步骤包括：
形成覆盖所述介质层的金属层；
采用光刻和刻蚀，在所述介质层上形成所述金属场板且所述金属场板位于所述硅化物阻挡层的上方。
进一步，形成所述硅化物阻挡层的光刻板与形成所述金属场板的光刻板为不同的光刻板。
本发明还提供了一种半导体器件，其包括：
半导体衬底，所述半导体衬底中形成有体区和漂移区，源区位于所述体区内，漏区位于所述漂移区内，栅极结构位于所述半导体衬底上；
介质层覆盖在所述半导体衬底上；
金属场板位于所述介质层上。
进一步，所述半导体器件还包括：
硅化物阻挡层跨设于所述漂移区和所述栅极结构上；
金属硅化物形成于所述栅极结构暴露的上表面、所述源区以及所述漏区上。
进一步，所述介质层的厚度根据所述器件的性能需求进行相应地设置。
进一步，所述硅化物阻挡层完全覆盖所述漂移区。
进一步，所述金属场板的覆盖范围小于或等于所述硅化物阻挡层的覆盖范围。
进一步，所述硅化物阻挡层的厚度范围是300埃至2000埃；所述介质层的厚度范围是500埃至2000埃，所述介质层在器件中各处的厚度相等；所述金属场板的厚度范围是500埃至1500埃。
根据本发明提供的半导体器件的制作方法，通过在介质层上形成金属场板，在获得高击穿电压的同时降低了导通电阻以及漏区和栅极之间的电容，提高了半导体器件的性能。
附图说明
通过结合附图对本发明实施例进行更详细的描述，本发明的上述以及其它目的、特征和优势将变得更加明显。附图用来提供对本发明实施例的进一步理解，并且构成说明书的一部分，与本发明实施例一起用于解释本发明，并不构成对本发明的限制。在附图中，相同的参考标号通常代表相同部件或步骤。
附图中：
图1是根据本发明示例性实施例的一种半导体器件的制作方法的示意性流程图。
图2A-2G是根据本发明示例性实施例的方法依次实施的步骤所分别获得的器件的示意性剖面图。
具体实施方式
在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。
空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
为了彻底理解本发明，将在下列的描述中提出详细的步骤以及详细的结构，以便阐释本发明提出的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
由于LDMOS器件通常用于功率电路，需要获得较大的输出功率，因此必须能承受较高的击穿电压。同时，随着LDMOS的广泛应用功率集成电路，对LDMOS的器件性能要求也越来越高，LDMOS需要获得较小的导通电阻。
现有器件为了得到高的击穿电压，在漏极会使用浅沟槽隔离STI或者场氧化层做漂移区，虽然可以获得高击穿电压，但是会导致导通电阻增大，同时漏极和栅极之间的电容由于二者之间交叠面积大而变大。
针对现有技术的不足，本发明提供一种半导体器件的制作方法，包括：
提供半导体衬底，所述半导体衬底中形成有体区和漂移区，所述体区内形成源区，所述漂移区内形成漏区，所述半导体衬底上形成有栅极结构；
形成覆盖所述半导体衬底的介质层；
在所述介质层上形成金属场板。
其中，在形成覆盖所述半导体衬底的介质层之前，还包括：形成跨设在所述漂移区和所述栅极结构上的硅化物阻挡层；在所述栅极结构暴露的上表面、所述源区以及所述漏区上形成金属硅化物。所述介质层的厚度根据所述器件的性能需求进行相应地设置。所述在所述介质层上形成金属场板的步骤包括：形成覆盖所述介质层的金属层；采用光刻和刻蚀，在所述介质层上形成金属场板且所述金属场板位于所述硅化物阻挡层的上方。形成所述硅化物阻挡层的光刻板与形成所述金属场板的光刻板为不同的光刻板。在所述栅极结构暴露的上表面、所述源区以及所述漏区形成金属硅化物的步骤包括：淀积金属层；执行退火处理，在所述栅极结构暴露的上表面、所述源区以及所述漏区形成所述金属硅化物；去除所述半导体衬底上未反应的所述金属层。
根据本发明提供的半导体器件的制作方法，通过在介质层上形成金属场板，在获得高击穿电压的同时降低了导通电阻以及漏区和栅极之间的电容，提高了半导体器件的性能。
参照图1和图2A-2G，其中图1示出了本发明示例性实施例的一种半导体器件的制作方法的示意性流程图，图2A-2G示出了根据本发明示例性实施例的方法依次实施的步骤所分别获得的器件的示意性剖面图。
本发明提供一种半导体器件的制备方法，如图1所示，该制备方法的主要步骤包括：
步骤S101：提供半导体衬底，所述半导体衬底中形成有体区和漂移区，所述体区内形成源区，所述漂移区内形成漏区，所述半导体衬底上形成有栅极结构；
步骤S102：形成覆盖所述半导体衬底的介质层；
步骤S103：在所述介质层上形成金属场板。
根据本发明实施例，本发明的半导体器件的制作方法具体包括以下步骤：
首先，执行步骤S101，获得如图2A所示的器件结构。半导体衬底200中形成有体区201和漂移区202，体区201内形成源区203，漂移区202内形成漏区204，半导体衬底200上形成有栅极结构205。
示例性地，所述半导体器件包括LDMOS器件。
示例性地，半导体衬底200可以是以下所提到的材料中的至少一种：单晶硅、绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。在本实施例中，半导体衬底200为P型硅衬底(P-sub)，其具体的掺杂浓度不受本发明限制，半导体衬底200可以通过外延生长形成，也可以为晶圆衬底。
示例性地，在半导体衬底200中形成P阱作为体区(Body)201。作为一个实例，采用标准的阱注入工艺在半导体衬底中形成P阱，可以通过高能量注入工艺形成P阱，也可以通过低能量注入，搭配高温热退火过程形成P阱。优选地，体区201的掺杂浓度范围可以为1015原子/cm3～1018原子/cm3，例如掺杂浓度设置为1017原子/cm3。
示例性地，同时还在半导体衬底200中形成漂移区(Drift)202，漂移区202位于半导体衬底200内，一般为轻掺杂区，对于N沟槽LDMOS，漂移区为N型掺杂。作为一个实例，漂移区202和P阱形成方式相似，可以通过高能量注入工艺形成，也可以通过低能量注入，搭配高温热退火过程形成。优选地，漂移区202的掺杂浓度范围可以为1015原子/cm3～1018原子/cm3。
进一步，在体区201内形成源区(source)203，在漂移区202内形成漏区(drain)204，源区203、漏区204上可以分别引出源极、漏极。作为一个实例，在体区201注入N型杂质形成源区203，在漂移区202内注入N型杂质形成漏区204，源区203和漏区204的掺杂浓度可以相同，因此，二者可以同步地掺杂形成。优选地，源区203和漏区204的N型掺杂浓度范围可以为1018原子/cm3～1021原子/cm3，例如掺杂浓度设置为1020原子/cm3。
示例性地，半导体衬底200上形成有栅极结构205。栅极结构205包括自下而上依次层叠的栅极介电层、栅极材料层。栅极介电层包括氧化物层，例如二氧化硅(SiO2)层。栅极材料层包括多晶硅层、金属层、导电性金属氮化物层、导电性金属氧化物层和金属硅化物层中的一种或多种。在半导体衬底200上还形成有位于栅极结构205两侧且紧靠栅极结构205的侧墙结构。如图2A所示，栅极结构205与体区201和漂移区202均交叠。
需要说明的是，在本实施例中，在漏区204与栅极结构205之间的半导体衬底200内没有形成浅沟槽隔离(STI)结构或场氧化物，可以有效降低器件的导通电阻。
接着，如图2B所示，形成跨设在漂移区202和栅极结构205上的硅化物阻挡(salicide block，SAB)层206，硅化物阻挡层206的边缘邻接漏区204的边缘。
示例性地，首先沉积一SAB层将通过上述步骤形成的器件表面完全覆盖，优选地，该SAB层为氧化层；接着，在SAB层的上表面涂覆一层光刻胶，然后借助一具有曝光图案的光刻板进行曝光、显影工艺，进而在光刻胶中形成开口图案；然后以剩余的光刻胶为掩膜向下进行干法刻蚀，将位于光刻胶开口下方的SAB层进行去除；最后移除剩余光刻胶，并最终形成图2B所示的硅化物阻挡层206，其厚度范围是300埃至2000埃。硅化物阻挡层206可以使漏端与栅极结构205的栅极多晶间的距离拉长，能够进一步提高器件的击穿电压。硅化物阻挡层206完全覆盖漂移区202且硅化物阻挡层206的边缘邻接漏区204的边缘，硅化物阻挡层206与栅极结构205的交叠长度为0.15微米至0.25微米。在其他实施例中，硅化物阻挡层206与栅极结构205的交叠长度为0.2微米。在其他实施例中，在漂移区202和栅极结构205上可以不形成硅化物阻挡层206。
接着，如图2D所示，在栅极结构205暴露的上表面、源区203以及漏区204上形成金属硅化物208。
示例性地，首先沉积一层金属层207将通过上述步骤形成的器件完全覆盖，如图2C所示。金属层207可由以下材料中的任一种形成：钴，钛，铝，金，钼，钴化硅，钛化硅，及钯化硅，优选地，该金属层207的材料为钴。接下来，进行快速退火处理(RTA)，使得沉积的金属层207与接触的多晶硅产生反应，进而在源区203、漏区204的上表面以及栅极结构205暴露的上表面形成金属硅化物208。形成的金属硅化物208能够降低器件的接触电阻，从而减少降低器件的功耗。接下来，采用刻蚀工艺完全去除未反应的金属层207。在其他实施例中，可以不形成金属硅化物208。
接下来，执行步骤S102，获得如图2E所示的器件结构，形成覆盖硅化物阻挡层206和金属硅化物208的介质层209。
示例性地，沉积一层介质层209将通过上述步骤形成的器件完全覆盖，如图2E所示。作为一个实例，介质层209为氧化物层，其厚度范围是500埃至2000埃，介质层209在器件中各处的厚度相等。在本实施例中，介质层209的厚度可以根据器件的性能需求进行相应地设置，具体地，可以根据器件的特性调节介质层209的厚度，例如，减薄介质层209的厚度可以增强漂移区202的耗尽，增加介质层209的厚度可以减弱漂移区202的耗尽。
在本实施例中，通过在SAB层和后续形成的金属场板之间形成厚度可调节的介质层，避免了由于SAB层的厚度是固定的而导致的金属场板对下面漂移区的增强耗尽作用被限制，无法通过改变金属场板下方介质层的厚度来改变金属场板对漂移区的耗尽，进而器件特性表现出漂移区耗尽过快或者耗不动造成的击穿电压偏低的问题。本发明中金属场板下方的介质层厚度则可调节，从而对于器件特性的调整可以更加灵活。
接下来，执行步骤S103，获得如图2F所示的器件结构，在介质层209上且位于硅化物阻挡层206的上方形成金属场板210’。
示例性地，首先沉积一层金属层210将通过上述步骤形成的器件完全覆盖，如图2E所示。金属层210可由以下材料中的任一种形成：钴，钛，铝，金，钼，钴化硅，钛化硅，及钯化硅，优选地，该金属层210的材料为钴。接下来，在金属层210的上表面涂覆一层光刻胶，然后借助一具有曝光图案的光刻板进行曝光、显影工艺，进而在光刻胶中形成开口图案；然后以剩余的光刻胶为掩膜向下进行干法刻蚀，将位于光刻胶开口下方的金属层210进行去除；最后移除剩余光刻胶，并最终形成图2F所示的金属场板210’，其厚度范围是500埃至1500埃。金属场板210’在介质层209上且位于硅化物阻挡层206的上方，其覆盖范围小于或等于硅化物阻挡层206的覆盖范围。在一个实施例中，金属场板210’的左边界与硅化物阻挡层206的左边界相切，金属场板210’的右边界的范围小于硅化物阻挡层206的右边界的范围。在又一个实施例中，对于漂移区尺寸较小的器件，金属场板210’的左边界无法搭至栅极结构的上方，金属场板210’在介质层209上且仅位于漂移区的上方，金属场板210’的右边界的范围小于硅化物阻挡层206的右边界的范围。
在本实施例中，蚀刻金属层210的光刻板为新增加的专门用来蚀刻金属场板的光刻板，其不同于蚀刻上述SAB层206的光刻板，以避免现有技术中在保留的SAB层上方形成金属场板时，重复利用SAB层的光刻板进行曝光会增加了光刻工艺的套刻难度的问题。
此外，本实施例中形成金属硅化物后，会将形成金属硅化物的金属全部去除，而对介质层上淀积的另一个金属层进行干法刻蚀形成最终的金属场板。由于采用的是干法刻蚀，金属场板的形貌易于控制。避免了去除未形成硅化物的金属过程中，使用湿法刻蚀会造成SAB层上方金属的横向腐蚀，引起金属场板形貌的缺陷导致工艺稳定性不好的问题。
接下来，如图2G所示，在形成金属场板210’之后，还包括形成层间介电层以及贯穿层间介电层的接触孔211的步骤。
示例性地，如图2G所示，在源区201、漏区202的上方以及金属场板210’的上方各制备一接触孔211，并在上述接触孔211内填充金属(例如铜)，接触孔211将金属场板210’引出接地。
下面结合附图2G，对本发明实施例提供的半导体器件的结构进行描述。该半导体器件包括：半导体衬底200，所述半导体衬底200中形成有体区201和漂移区202，源区203位于所述体区201内，漏区204位于所述漂移区202内，栅极结构205位于所述半导体衬底200上；介质层209覆盖在所述半导体衬底200上；金属场板210’位于所述介质层209上。
示例性地，所述半导体器件包括LDMOS器件。
示例性地，半导体衬底200可以是以下所提到的材料中的至少一种：单晶硅、绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。在本实施例中，半导体衬底200为P型硅衬底(P-sub)，其具体的掺杂浓度不受本发明限制，半导体衬底200可以通过外延生长形成，也可以为晶圆衬底。
示例性地，在半导体衬底200中形成有P阱作为体区(Body)201。优选地，体区201的掺杂浓度范围可以为1015原子/cm3～1018原子/cm3，例如掺杂浓度设置为1017原子/cm3。同时还在半导体衬底200中形成有漂移区(Drift)202，漂移区202位于半导体衬底200内，一般为轻掺杂区，对于N沟槽LDMOS，漂移区为N型掺杂。优选地，漂移区202的掺杂浓度范围可以为1015原子/cm3～1018原子/cm3。进一步，在体区201内形成有源区(source)203，在漂移区202内形成有漏区(drain)204，源区203、漏区204上可以分别引出源极、漏极。作为一个实例，源区203和漏区204均为N型掺杂，其掺杂浓度可以相同。优选地，源区203和漏区204的N型掺杂浓度范围可以为1018原子/cm3～1021原子/cm3，例如掺杂浓度设置为1020原子/cm3。
示例性地，半导体衬底200上形成有栅极结构205。栅极结构205包括自下而上依次层叠的栅极介电层、栅极材料层。栅极介电层包括氧化物层，例如二氧化硅(SiO2)层。栅极材料层包括多晶硅层、金属层、导电性金属氮化物层、导电性金属氧化物层和金属硅化物层中的一种或多种。在半导体衬底200上还形成有位于栅极结构205两侧且紧靠栅极结构205的侧墙结构。如图2G所示，栅极结构205与体区201和漂移区202均交叠。
需要说明的是，在本实施例中，在漏区204与栅极结构205之间的半导体衬底200内没有形成浅沟槽隔离(STI)结构或场氧化物，以降低器件的导通电阻。
示例性地，硅化物阻挡层206跨设于所述漂移区202和所述栅极结构205上，硅化物阻挡层206的边缘邻接漏区204的边缘。硅化物阻挡(salicide block，SAB)层206为氧化层，其厚度范围是300埃至2000埃。硅化物阻挡层206完全覆盖漂移区202，并且与栅极结构205的交叠长度为0.15微米至0.25微米。在其他实施例中，硅化物阻挡层206完全覆盖漂移区202，并且与栅极结构205的交叠长度为0.2微米。
示例性地，金属硅化物208形成于所述栅极结构205暴露的上表面、所述源区203以及所述漏区204上。金属硅化物的金属包括钴。
示例性地，介质层209为氧化物层，其厚度范围是500埃至2000埃，介质层209在器件中各处的厚度相等。在本实施例中，介质层209的厚度可以根据器件的性能需求进行相应地设置，具体地，可以根据器件的特性调节介质层209的厚度，例如，减薄介质层209的厚度可以增强漂移区202的耗尽，增加介质层209的厚度可以减弱漂移区202的耗尽。在本实施例中，通过在SAB层和后续形成的金属场板之间形成厚度可调节的介质层，避免了由于SAB层的厚度是固定的而导致的金属场板对下面漂移区的增强耗尽作用被限制，无法通过改变金属场板下方介质层的厚度来改变金属场板对漂移区的耗尽，进而器件特性表现出漂移区耗尽过快或者耗不动造成的击穿电压偏低的问题。本发明中金属场板下方的介质层厚度则可调节，从而对于器件特性的调整可以更加灵活。
示例性地，金属场板210’的材料包括钴，其厚度范围是500埃至1500埃。金属场板210’在介质层209上且位于硅化物阻挡层206的上方，其覆盖范围小于或等于硅化物阻挡层206的覆盖范围，在一个实施例中，金属场板210’的左边界与硅化物阻挡层206的左边界相切，金属场板210’的右边界的范围小于硅化物阻挡层206的右边界的范围。在又一个实施例中，对于漂移区尺寸较小的器件，金属场板210’的左边界无法搭至栅极结构的上方，金属场板210’在介质层209上且仅位于漂移区的上方，金属场板210’的右边界的范围小于硅化物阻挡层206的右边界的范围。
示例性地，半导体器件还包括层间介电层以及贯穿层间介电层的接触孔211。如图2G所示，在源区201、漏区202的上方以及金属场板210’的上方各形成有一接触孔211，接触孔211内填充有金属(例如铜)，接触孔211将金属场板210’引出接地。
根据本发明提供的半导体器件的制作方法，通过在介质层上形成金属场板，在获得高击穿电压的同时降低了导通电阻以及漏区和栅极之间的电容，提高了半导体器件的性能。
本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。
Claims (11)
1.一种半导体器件的制作方法，其特征在于，包括以下步骤：
提供半导体衬底，所述半导体衬底中形成有体区和漂移区，所述体区内形成源区，所述漂移区内形成漏区，所述半导体衬底上形成有栅极结构；
形成覆盖所述半导体衬底的介质层；
在所述介质层上形成金属场板。
2.根据权利要求1所述的制作方法，其特征在于，所述形成覆盖所述半导体衬底的介质层的步骤之前，还包括：
形成跨设在所述漂移区和所述栅极结构上的硅化物阻挡层；
在所述栅极结构暴露的上表面、所述源区以及所述漏区上形成金属硅化物。
3.根据权利要求1或2所述的制作方法，其特征在于，所述介质层的厚度根据所述器件的性能需求进行相应地设置。
4.根据权利要求2所述的制作方法，其特征在于，所述在所述介质层上形成金属场板的步骤包括：
形成覆盖所述介质层的金属层；
采用光刻和刻蚀，在所述介质层上且位于所述硅化物阻挡层的上方形成所述金属场板。
5.根据权利要求4所述的制作方法，其特征在于，形成所述硅化物阻挡层的光刻板与形成所述金属场板的光刻板为不同的光刻板。
6.一种半导体器件，其特征在于，包括：
半导体衬底，所述半导体衬底中形成有体区和漂移区，源区位于所述体区内，漏区位于所述漂移区内，栅极结构位于所述半导体衬底上；
介质层覆盖在所述半导体衬底上；
金属场板位于所述介质层上。
7.根据权利要求6所述的半导体器件，其特征在于，还包括：
硅化物阻挡层跨设于所述漂移区和所述栅极结构上；
金属硅化物形成于所述栅极结构暴露的上表面、所述源区以及所述漏区上。
8.根据权利要求6或7所述的半导体器件，其特征在于，所述介质层的厚度根据所述器件的性能需求进行相应地设置。
9.根据权利要求7所述的半导体器件，其特征在于，所述硅化物阻挡层完全覆盖所述漂移区。
10.根据权利要求7所述的半导体器件，其特征在于，所述金属场板的覆盖范围小于或等于所述硅化物阻挡层的覆盖范围。
11.根据权利要求8所述的半导体器件，其特征在于，所述硅化物阻挡层的厚度范围是300埃至2000埃；所述介质层的厚度范围是500埃至2000埃，所述介质层在器件中各处的厚度相等；所述金属场板的厚度范围是500埃至1500埃。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201711460736.7A CN109979821A (zh) | 2017-12-28 | 2017-12-28 | 一种半导体器件及其制作方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201711460736.7A CN109979821A (zh) | 2017-12-28 | 2017-12-28 | 一种半导体器件及其制作方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN109979821A true CN109979821A (zh) | 2019-07-05 |
Family
ID=67074769
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201711460736.7A Pending CN109979821A (zh) | 2017-12-28 | 2017-12-28 | 一种半导体器件及其制作方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN109979821A (zh) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2021057345A1 (zh) * | 2019-09-27 | 2021-04-01 | 无锡华润上华科技有限公司 | 一种横向双扩散金属氧化物半导体器件及其制作方法 |
| CN112635540A (zh) * | 2019-10-08 | 2021-04-09 | 无锡华润上华科技有限公司 | Ldmos器件及其制备方法 |
| WO2021068648A1 (zh) * | 2019-10-08 | 2021-04-15 | 无锡华润上华科技有限公司 | Ldmos器件及其制备方法 |
| CN114944425A (zh) * | 2022-07-22 | 2022-08-26 | 合肥新晶集成电路有限公司 | 功率器件及其制作方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20050151207A1 (en) * | 2001-12-20 | 2005-07-14 | Stmicroelectronics S.R.I. | Metal oxide semiconductor field-effect transistor and associated methods |
| CN104716177A (zh) * | 2013-12-11 | 2015-06-17 | 上海华虹宏力半导体制造有限公司 | 一种改善漏电的射频ldmos器件及其制造方法 |
| CN107230637A (zh) * | 2016-03-24 | 2017-10-03 | 台湾积体电路制造股份有限公司 | 用于高电压晶体管的方法及设备 |
-
2017
- 2017-12-28 CN CN201711460736.7A patent/CN109979821A/zh active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20050151207A1 (en) * | 2001-12-20 | 2005-07-14 | Stmicroelectronics S.R.I. | Metal oxide semiconductor field-effect transistor and associated methods |
| CN104716177A (zh) * | 2013-12-11 | 2015-06-17 | 上海华虹宏力半导体制造有限公司 | 一种改善漏电的射频ldmos器件及其制造方法 |
| CN107230637A (zh) * | 2016-03-24 | 2017-10-03 | 台湾积体电路制造股份有限公司 | 用于高电压晶体管的方法及设备 |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2021057345A1 (zh) * | 2019-09-27 | 2021-04-01 | 无锡华润上华科技有限公司 | 一种横向双扩散金属氧化物半导体器件及其制作方法 |
| CN112635540A (zh) * | 2019-10-08 | 2021-04-09 | 无锡华润上华科技有限公司 | Ldmos器件及其制备方法 |
| WO2021068648A1 (zh) * | 2019-10-08 | 2021-04-15 | 无锡华润上华科技有限公司 | Ldmos器件及其制备方法 |
| US11923453B2 (en) | 2019-10-08 | 2024-03-05 | Csmc Technologies Fab2 Co., Ltd. | LDMOS device and method for preparing same |
| CN114944425A (zh) * | 2022-07-22 | 2022-08-26 | 合肥新晶集成电路有限公司 | 功率器件及其制作方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US10461152B2 (en) | Radio frequency switches with air gap structures | |
| US11462628B2 (en) | Semiconductor device, and manufacturing method thereof | |
| TWI484567B (zh) | 半導體結構與其製造方法 | |
| TWI441335B (zh) | 溝渠式半導體元件及其製作方法 | |
| CN104241389B (zh) | 薄膜晶体管和有源矩阵有机发光二极管组件及制造方法 | |
| JP5544367B2 (ja) | トランジスタにおいて進歩したシリサイド形成と組み合わされる凹型のドレイン及びソース区域 | |
| CN109979821A (zh) | 一种半导体器件及其制作方法 | |
| TWI488297B (zh) | 元件與其形成方法 | |
| US10164006B1 (en) | LDMOS FinFET structures with trench isolation in the drain extension | |
| CN105374686A (zh) | 一种ldmos器件的制作方法 | |
| KR20190087786A (ko) | 반도체 소자 및 그 제조 방법 | |
| CN110310892A (zh) | 一种半导体器件及其制作方法、电子装置 | |
| JP2001015734A (ja) | トランジスタ素子製造におけるトレンチ分離構造を利用した高圧素子と低圧素子の整合方法 | |
| WO2013120344A1 (zh) | 隧穿场效应晶体管及其制备方法 | |
| TWI226667B (en) | Transistor fabrication method | |
| CN113130633A (zh) | 沟槽型场效应晶体管结构及其制备方法 | |
| US5547903A (en) | Method of elimination of junction punchthrough leakage via buried sidewall isolation | |
| CN115101477B (zh) | 一种半导体结构及其制造方法 | |
| US10121878B1 (en) | LDMOS finFET structures with multiple gate structures | |
| CN114429985B (zh) | 具有栅场板结构的横向功率器件及其制备方法 | |
| WO2014008691A1 (zh) | 半导体器件制造方法 | |
| WO2021147626A1 (zh) | 半导体器件及其制备方法 | |
| US10679905B2 (en) | Semiconductor structures and fabrication methods thereof | |
| US20080272401A1 (en) | Inverted Junction Field Effect Transistor and Method of Forming Thereof | |
| CN108109917B (zh) | 场效应晶体管的隔离结构及其制作方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| RJ01 | Rejection of invention patent application after publication | ||
| RJ01 | Rejection of invention patent application after publication |
Application publication date: 20190705 |