JP2009519600A - Ｍｏｓトランジスタおよびその製造方法 - Google Patents

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Abstract

本発明のＭＯＳトランジスタ（１）は、ゲート電極（１０）、チャネル領域（４）、ドレインコンタクト領域（６）、および、前記チャネル領域（４）と前記ドレインコンタクト領域（６）とを相互に接続するドレイン拡張領域（７）を具える。前記ＭＯＳトランジスタ（１）は、前記ドレイン拡張領域（７）の上方に延在するシールド層（１１）をさらに具える。このシールド層（１１）と前記ドレイン拡張領域（７）との間の距離は、前記ゲート電極（１０）から前記ドレインコンタクト領域（６）へ向かう方向に増加する。このような方法で、前記ＭＯＳトランジスタ（１）の横方向破壊電圧は、ＭＯＳトランジスタが基地局アプリケーションにおいて用いられるものよりも高い供給電圧のためのブロードキャストアプリケーションの耐久性要求を満足することができるレベルまで増加する。

Description

パーソナル通信システム（ＧＳＭ、ＥＤＧＥ、Ｗ-ＣＤＭＡ）用の基地局において、ＲＦパワーアンプはキーコンポーネントである。これらパワーアンプのため、ＲＦ金属酸化膜半導体(Metal Oxide Semiconductor：ＭＯＳ)トランジスタは、現在、好ましい技術選択である。これは、ＭＯＳトランジスタが、優秀な高出力性能、増幅率および直線性を提供することができるためである。これらＭＯＳトランジスタは、基地局において用いられるだけではなく、レーダおよびブロードキャストアプリケーションにおいても用いられる。ブロードキャストアプリケーションは、基地局アプリケーションよりも高い出力レベルおよび低い負荷抵抗を有する。前記負荷抵抗は、高供給電圧操作を可能にすることによって増大させることができる。高供給電圧および高負荷抵抗の利点は、高供給電圧で整合する出力回路が、さほど重要とならないという点である。これは結果として、市場からの要請である、より信頼できる回路および３００Ｗを超える電力を有するアンプをもたらす。ブロードキャストアプリケーションにおける、これら整合有利性および出力有利性は、基地局アプリケーションにも応用可能である。
極超短波(Ultra High Frequency：ＵＨＦ)アプリケーションのための典型的なバンド幅である４５０ＭＨｚ（４５０〜９００ＭＨｚ作動範囲）および超短波(Very High Frequency：ＶＨＦ)アプリケーションのための約２００ＭＨｚを要求する、ブロードキャストアプリケーションにとって、バンド幅は重大なパラメータである。ＵＨＦの値は、基地局アプリケーションにおいて典型的なＷ−ＣＤＭＡ信号用の値よりも約１０倍大きい。ブロードキャストアプリケーション用の別の重要なパラメータは、耐久性である。これは、ＭＯＳトランジスタが、所定の電力レベルでミスマッチ条件に耐えるための能力である。ブロードキャストアプリケーションにおいて用いられるＭＯＳトランジスタの耐久性要求は、基地局アプリケーションにおける耐久性標準要求よりも厳しい。これは、ブロードキャストアプリケーションにおいて用いられるＭＯＳトランジスタが、高出力レベルでのスイッチングに耐えることができるべきだからである。この要求を満足するため、ブロードキャストアプリケーションのためのより厳しい耐久性要求、ＭＯＳトランジスタにおける横方向破壊電圧は、最大適用ドレイン電圧よりも２０％を超えて大きくあるべきであり、これは、供給電圧の約２倍である。
特許文献１には、ＬＤＭＯＳ(Laterally Diffused MOS：横方向拡散ＭＯＳ)が開示されている。このＬＤＭＯＳは、横方向拡散チャネル領域を通って相互に接続されるソースおよびドレイン領域と、チャネル領域内で電子拡散に影響を与えるためのゲート電極とを具える半導体基板上に設けられる。前記ドレイン領域は、ドレインコンタクト領域および前記半導体基板中を前記ドレインコンタクト領域から前記チャネル領域まで延在するドレイン拡張領域を具える。階段状構造を有するシールド層は、前記ゲート電極と前記ドレインコンタクト領域との間に設けられ、前記ドレイン拡張領域の一部の上方に延在し、前記ゲート電極の一部および前記ドレイン領域をシールドする。
国際公開第２００５／０２２６４５号公報
ＭＯＳトランジスタの横方向破壊電圧は、ゲートおよびソースへの印加電圧を０ボルトとし、これに対して、ドレイン−ソース間電流が、特定の（低い）値（例えば、０．０１ｍＡ／ｍｍゲート幅）よりも大きい間、ドレイン電圧として定義される。典型的には、基地局アプリケーションにおいて用いられる、このＬＤＭＯＳトランジスタの横方向破壊電圧は、供給電圧３２Ｖで、約７０〜７５Ｖである。しかしながら、より高い供給電圧４０Ｖで、ブロードキャストアプリケーションにおいて用いられる、前記ＬＤＭＯＳトランジスタの横方向破壊電圧は、ブロードキャストアプリケーションのために要請された耐久性を提供するため、８８Ｖよりも大きくあるべきである。それ故に、知られたＬＤＭＯＳトランジスタの不利な点は、ブロードキャストアプリケーションのために要請された耐久性要求を満足しないという点である。
本発明の目的は、ブロードキャストアプリケーションのために要請された耐久性要求を満足することにある。本発明によれば、この目的は、請求項１に記載されたＭＯＳトランジスタを提供することによって達成される。
本発明に従うＭＯＳトランジスタのシールド層は、導電材料からなり、ドレイン拡張領域の少なくとも一部の上方に延在する。シールド層とドレイン拡張領域との間の距離は、ゲート電極からドレインコンタクト領域に向かう方向に増加し、シールド層は従って、ドレイン拡張領域における横方向電界の分布に影響を与え、そのような方法で、ＭＯＳトランジスタの横方向破壊電圧は、ＭＯＳトランジスタが基地局アプリケーションにおいて用いられるものよりも高い供給電圧のためのブロードキャストアプリケーションの耐久性要求を満足することができるレベルまで増加する。さらにまた、ブロードキャストアプリケーションのバンド幅要求も、本発明にしたがうＭＯＳトランジスタによって満たされることができるように見える。
本発明に従うＭＯＳトランジスタの実施形態において、シールド層は、ドレイン拡張領域の頂面と原則的に平行な、ドレイン拡張領域の上方に延在する複数の部分を具え、これら複数の部分は、少なくとも第１部分および第２部分を含み、ドレイン拡張領域と第２部分との間の第２距離は、ドレイン拡張領域と第１部分との間の第１距離よりも大きく、かつ第１部分は、第２部分よりも、ゲート電極に近い。この実施形態は、本発明に従うＭＯＳトランジスタの容易で単純な製造を可能にする。
本発明に従うＭＯＳトランジスタの別の実施形態において、シールド層は、複数の積層されたサブシールド層を具え、これらサブシールド層は、少なくとも第１サブシールド層および第２サブシールド層を含み、この第２サブシールド層は、第１サブシールド層の上方に延在し、絶縁層によって第１サブシールド層から分離され、かつ第２サブシールド層は、第１サブシールド層よりも前記ドレイン拡張領域の大きな部分の上方に延在する。さらにまた、第２サブシールド層とドレイン拡張領域との間の第２距離は、第１サブシールド層とドレイン拡張領域との間の第１距離よりも大きい。この実施形態は、本発明に従うＭＯＳトランジスタのさらに単純な製造を提供する。
本発明に従うＭＯＳトランジスタの実施形態において、シールド層は、前記ゲート電極の一部の上方にも延在する。このような方法で、シールド層は、ゲート電極に関してシールド層の正確な位置を決定する製造方法の正確さによって影響されることなく、ゲート電極に隣接するドレイン拡張領域の一部の上方に確実に延在するようになる。
別の実施形態において、シールド層は、ソース領域の一部の上方にも延在する。これは、ソース領域の上方に延在するシールド層の一部上の電気コンタクトを提供することができる。
実施形態において、ＭＯＳトランジスタは、基板コンタクト領域をさらに具え、この基板コンタクト領域はソース領域に隣接し、基板コンタクト領域とソース領域とは、第１相互接続層を介して電気接続される。この実施形態は、シールド層がソース領域の上方に延在する間、基板とソース領域との間の低抵抗電気接続を可能にする。
別の実施形態において、シールド層は、ソース領域と電気的に接続される。これは、ＭＯＳトランジスタに印加される必要がある電圧量を有利に減少させることができる。
本発明に従うＭＯＳトランジスタの製造方法は、ソース領域、チャネル領域、ドレイン拡張領域およびドレインコンタクト領域が配設され、ドレイン拡張領域は、ドレインコンタクト領域とチャネル領域とを相互に接続し、かつチャネル領域は、ドレイン拡張領域とソース領域とを相互に接続する半導体基板領域を配設する工程を具える。この方法は、半導体基板領域上にゲート酸化物層を形成する工程と、ゲート酸化物層の第１部分上に、チャネル領域の上方に延在するゲート電極を形成する工程とをさらに具える。その後、絶縁領域は、ゲート酸化物層の第３部分上で、かつドレイン拡張領域の一部の上方に延在するよう形成される。ゲート酸化物層の第３部分は、ゲート酸化物層の第２部分によってゲート酸化物層の第１部分から分離され、絶縁領域は、ゲート電極からドレインコンタクト領域に向かう方向に増加する厚さを有する。その後、導電材料からなるシールド層は、ゲート酸化物層の第２部分の少なくとも一部の上方および絶縁領域の少なくとも一部の上方に延在するよう形成される。この方法は、シールド層とドレイン拡張領域との間の増加する距離を有するＭＯＳトランジスタを有利に形成し、この増加する距離は、ゲート電極からドレインコンタクト領域に向かう方向に増加する厚さを有する絶縁領域によって設けられる。
本発明のこれらおよび他の態様は、図面を参照して、さらに明らかにされ、かつ記載されるであろう。
図面は、縮尺どおりに描かれたものではない。一般的に、同一の構成部材は、図面において同じ参照符号によって示されている。
図１は、従来技術に従う従来のＬＤＭＯＳトランジスタ９９の断面図を示す。前記ＬＤＭＯＳトランジスタ９９は、この場合はともにｐ型シリコンの半導体材料からなる基板２２およびエピタキシャル基板領域２を具える。前記ＬＤＭＯＳトランジスタ９９は、ｐ型チャネル領域４の上方に延在するシリサイド化多結晶シリコンゲート電極１０、ｎ型ソース領域３およびｐ型ドレイン拡張領域７を具え、前記ｎ型ソース領域３およびｐ型ドレイン拡張領域７は、前記ｐ型チャネル領域４を通して相互に接続されており、ｎ型ドレインコンタクト領域６は、前記ドレイン拡張領域７に隣接する。前記チャネル領域４、前記ソース領域３、前記ドレイン拡張領域７および前記ドレインコンタクト領域６は、前記エピタキシャル基板領域２に設けられる。前記チャネル領域４は、この例では、前記ソース領域３を囲む横方向拡散ｐ型領域であり、それゆえに、この例は、ＬＤＭＯＳ型のＭＯＳトランジスタを提供する。前記ソース領域３に隣接して、ｐ型基板コンタクト領域２３が設けられ、これは、前記基板２２に電気的に接続する。さらにまた、この例では、前記ソース領域３および前記基板コンタクト領域２３は、第１相互接続層２４と相互に電気的に接続される。前記第１相互接続層２４は、例えば、金属シリサイド化層である。前記ソース領域３および前記基板コンタクト領域２３と相互接続するために、標準相互接続バイアスおよび金属層を供給することもまた可能であるということに留意すべきである。前記第１相互接続層２４は、この例において、前記ドレインコンタクト領域６の一部上にも設けられる。前記ゲート電極１０は、ゲート酸化物層１８によって、前記エピタキシャル基板領域２から絶縁される。前記ゲート酸化物層１８は、例えば、熱成長二酸化シリコンを具える。
前記ｎ型ドレイン拡張領域７は、前記ＬＤＭＯＳトランジスタ９９の高電圧操作を可能にし、前記ｎ型ドレインコンタクト領域６上に、相互接続構造への電気的接続（図示せず）を提供する。前記ドレイン拡張領域７は、前記ドレインコンタクト領域６よりも低いドーピングレベルを有し、前記ＬＤＭＯＳトランジスタ９９の最大出力のために最適化される。前記ドレイン拡張領域７は、第１ドレイン拡張サブ領域および第２ドレイン拡張サブ領域を具えることができ（図示せず）、これらサブ領域は、比較的低濃度のｎ型領域である。
従来技術に従うＬＤＭＯＳトランジスタ９９は、シールド層１１をさらに具える。前記シールド層１１は、ダミーゲート電極として働き、寿命とＲＦ性能との間のよりよいトレードオフを与える。前記シールド層１１は、タングステン、シリサイド化または高ドープシリコンのような導電材料を具える。前記シールド層１１は、この場合、前記ゲート電極１０の一部の上方に延在し、前記シールド層１１の第１部分３１は、前記ドレイン拡張領域７の一部の上方に延在する。前記シールド層１１は、絶縁層１４によって、前記ゲート電極１０から電気的に絶縁される。前記絶縁層１４は、例えばプラズマ酸化物を具える。前記シールド層１１の前記第１部分３１は、この場合、前記ゲート酸化物層１８および前記絶縁層１４によって、前記エピタキシャル基板領域２から絶縁され、それゆえに、前記ドレイン拡張領域７から絶縁される。
図２は、本発明に従うＬＤＭＯＳトランジスタ１の第１実施形態の断面図を示す。ＬＤＭＯＳトランジスタ１は、従来技術の前記ＬＤＭＯＳトランジスタ９９と同様に、基板２２、エピタキシャル基板領域２、ゲート電極１０、ドレイン拡張領域７の一部の上方に延在する第１部分３１を有するシールド層１１、絶縁領域１４、チャネル領域４、基板コンタクト領域２３、ソース領域３、ドレインコンタクト領域６および第１相互接続層２４を具える。この例において、従来技術の場合のように、前記チャネル領域４は横方向に拡散し、それ故に、前記ＭＯＳトランジスタ１は、ＬＤＭＯＳ型となる。前記ドレイン拡張領域７は、１つだけのドーピングレベル、または、例えば第１ドレイン拡張サブ領域および第２ドレイン拡張サブ領域（図示せず）のような複数の異なる型のドーピングレベルを具えることができるということに留意すべきである。本発明の従うＬＤＭＯＳトランジスタ１と従来技術のＬＤＭＯＳトランジスタ９９との間の主な違いは、ＬＤＭＯＳトランジスタ１のシールド層１１が、第２部分３２、およびこの場合は、第３部分３３を具える点である。これら部分の各々は、前記ドレイン拡張領域７の別の部分の上方に延在し、前記ドレイン拡張領域７の頂面に原則的に平行である。さらにまた、第２部分３２とドレイン拡張領域７との間の距離は、第１部分３１とドレイン拡張領域７との間よりも大きく、第３部分３３とドレイン拡張領域７との間の距離は、第２部分３２とドレイン拡張領域７との間の距離よりも大きい。さらにまた、第１部分３１は、第２部分３２よりもゲート電極１０に近く、また、第２部分３２は、第３部分３３よりもゲート電極１０に近い。前記シールド層１１の第２部分３２および第３部分３３は、ドレイン拡張領域７中の横方向電界に影響を与え、横方向破壊電圧は、第１部分３１のみを具える従来技術のシールド層１１に対して増加する。前記シールド層１１が第１部分３１および第２部分３２のみを具える場合でも、横方向破壊電圧は増加するが、シールド層１１に第３部分３３を加えたほうが、横方向破壊電圧をより増加させることができるという点に留意すべきである。前記シールド層１１に、第３部分３３と隣接する第４部分を追加し、第４部分とドレイン拡張領域７との間の距離を第３部分３３とドレイン拡張領域７との間の距離よりも大きくすることは、横方向破壊電圧を少し増加させる結果となる。それ故に、さらなる（小さな）向上が要請される場合、前記シールド層１１に第４部分を加えることができるが、しかしながら、３つの部分３１、３２、３３を有する本実施形態は、横方向破壊電圧の十分な増加と第４部分を設けるための追加のプロセス工程のコストとの間のトレード−オフとして選択されることができる。
前記シールド層１１は、電気的に接続されることができ（図示せず）、前記シールド層１１への電圧の印加を可能にする。シールド層１１に印加される電圧は、ドレイン拡張領域７中の横方向電界に影響する自由度を与え、これはＬＤＭＯＳトランジスタ１の横方向破壊電圧を最適化する。最適には、シールド層１１は、例えばバイアコンタクト（図示せず）を通って、ソース領域３と電気的に接続され、したがって、ＬＤＭＯＳトランジスタ１に印加されるべき電圧量を減少させることができる。
さらにまた、シールド層１１の第３部分３３は、ドレインコンタクト領域６の上方に部分的に延在することもできる。しかしながら、この場合、シールド層１１はソース領域３と電気的に接触し、低いソース−ドレイン静電容量が要請され、第３部分３３は、ドレインコンタクト領域６の上方に延在しないほうが好ましいであろう。
実施例において、第１部分３１、第２部分３２、第３部分３３とドレイン拡張領域７との間の距離は、それぞれ、２００ｎｍ、４００ｎｍ、６００ｎｍであり、各部分は、ドレイン拡張領域７の上方に５００ｎｍ延在する。
ＬＤＭＯＳトランジスタ１および従来技術のＬＤＭＯＳトランジスタ９９のドレイン拡張領域７中の電界分布を図３に示す。図３において、横方向電界Ｅは、チャネル領域４およびドレイン拡張領域７におけるエピタキシャル基板領域２の表面で、一定のゲート電圧および最大供給電圧で測定された、ソース領域３からの距離Ｘの関数として示されている。点線で表された曲線Ｉは、従来技術のＬＤＭＯＳトランジスタ９９の電界分布を示し、実線で表された曲線IIは、ＬＤＭＯＳトランジスタ１の電界分布を示す。ＬＤＭＯＳトランジスタ１の横方向電界Ｅは、第１ピークＡ´および第３ピークＢ´を呈する。横方向電界Ｅの第１ピークＡ´は、チャネル領域４およびドレイン拡張領域７が隣接するところの場所の近くに位置し、横方向電界Ｅの第２ピークＢ´は、シールド層１１の第１部分３１および第２部分３２が隣接するところの場所の近くに位置する。同様に、従来技術のＬＤＭＯＳトランジスタ９９の横方向電界Ｅは、第１ピークＡおよび第２ピークＢを呈し、第１ピークＡおよび第２ピークＢは、それぞれＬＤＭＯＳトランジスタ１の第１ピークＡ´および第２ピークＢ´の近くに位置する。ＬＤＭＯＳトランジスタ１の横方向電界の第２ピークＢ´は、ＬＤＭＯＳトランジスタ９９の横方向電界の第２ピークＢよりも低い値を有する。さらにまた、ＬＤＭＯＳトランジスタ１の電界は、第２ピークＢ´、Ｂとドレインコンタクト領域６との間の領域において、ＬＤＭＯＳトランジスタ９９の電界よりも小さい変化を示す。したがって、第２部分３２および第３部分３３は、第２ピークＢ´を低い値とし、ドレイン拡張領域７中の電界分布をより一定にするという結果を生む。ドレイン拡張領域７中の横方向電界の、これら２つの変化は、ＬＤＭＯＳトランジスタ１の横方向絶縁破壊にとって有益であり、結果として、ＬＤＭＯＳトランジスタ１の横方向破壊電圧の増加を生じさせる。
実際、図２に示されるＬＤＭＯＳトランジスタ１は、約１００Ｖまでの横方向破壊電圧の増加を示し、したがって、ブロードキャストアプリケーションの耐久性要求を満たし、供給電圧４０ＶでのＬＤＭＯＳトランジスタの操作を可能にし、これは、さらに、回路整合を簡単にし、かつアンプアプリケーションの出力幅を増大させるということが分かっている。さらにまた、バンド幅は、ＵＨＦブロードキャストアプリケーションのために要求された４５０ＭＨｚをはるかに超えるということが分かっている。基地局アプリケーションにおいても、ＬＤＭＯＳトランジスタ１を用いることは、横方向破壊電圧にとって有益であり、その結果として、耐久性を向上させる。しかしながら、基地局アプリケーションにおける向上は、ブロードキャストアプリケーションにおけるものよりも小さい。これは、ドレインコンタクト領域６とチャネル領域４との間の距離として画定されるドレイン拡張領域７の長さが、基地局アプリケーションでは小さいためである。供給電圧５０Ｖは、ＶＨＦブロードキャストアプリケーションの要求を満たすということもまた分かっている。
図４は、本発明に従うＬＤＭＯＳトランジスタ１の別の実施形態の断面図を示す。この実施形態において、シールド層１１の第１部分３１は、傾斜部分４１によって置き換えられている。この傾斜部分４１とドレイン拡張領域７との間の距離は、ゲート電極１０からドレインコンタクト領域６へ向かう方向に直線的に増加する。この実施形態は、ドレイン拡張領域７中の横方向電界に最適な影響を与え、従来技術のシールド層に対して、ずっと大きな横方向電界の増加が達成される。加えて、ドレイン拡張領域７中の横方向電界の分布をさらに向上させるために、終端部分４２を加えることができる。
図６は、本発明に従うＬＤＭＯＳトランジスタ１の別の実施形態の断面図を示す。この実施形態において、ＬＤＭＯＳトランジスタ１のシールド層１１は、この場合、第１サブシールド層５１、第２サブシールド層５２、および第３サブシールド層５３である複数のサブシールド層を具える。サブシールド層５１，５２，５３は、この場合はゲート電極１０の上方に部分的に延在する。第１サブシールド層５１は、第１絶縁層６１によって、ゲート電極１０およびドレイン拡張領域７から電気的に絶縁され、第２サブシールド層５２は、第２絶縁層６２によって、第１サブシールド層５１から電気的に絶縁され、第３サブシールド層５３は、第３絶縁層６３によって、第２サブシールド層５２から電気的に絶縁される。横方向破壊電圧の増加を達成するために、サブシールド層５１，５２，５３は、ドレイン拡張領域７の上方に延在し、かつドレイン拡張領域７の頂面に原則的に平行な終端部分７１，７２，７３をそれぞれ具える。第１サブシールド層５１の終端部分７１とドレイン拡張領域７との間の距離は、第２サブシールド層５２の終端部分７２とドレイン拡張領域７との間の距離よりも小さく、第２サブシールド層５２の終端部分７２とドレイン拡張領域７との間の距離は、第３サブシールド層５３の終端部分７３とドレイン拡張領域７との間の距離よりも小さい。さらにまた、第３サブシールド層５３の終端部分７３は、第２サブシールド層５２の終端部分７２よりも、ゲート電極１０から遠くてドレインコンタクト領域６に近く、第２サブシールド層５２の終端部分７２は、第１サブシールド層５１の終端部分７１よりも、ゲート電極１０から遠くてドレインコンタクト領域６に近い。この実施形態もまた、上述した実施形態と同様の横方向破壊電圧の向上を達成する。
図７は、本発明に従うＬＤＭＯＳトランジスタ１の別の実施形態の断面図を示す。この実施例において、サブシールド層５１，５２，５３は、ゲート電極１０の上方ならびにソース領域３およびドレイン拡張領域７の少なくとも部分的な上方に延在する。さらにまた、ソース領域３および基板コンタクト領域２３は、第１相互接続層２４と相互に電気的に接続される。第１相互接続層２４との接触は、図７の断面の外側の場所で製造されることができる。このソース領域３と基板コンタクト領域２３との相互接続の方法は、第１シールド層コンタクト９１、第２シールド層コンタクト９２および第３シールド層コンタクト９３を、それぞれ、第１サブシールド層５１、第２サブシールド層５２および第３サブシールド層５３と電気的に接続させることを可能にする。第１，２，３シールド層コンタクト９１，９２，９３は、第１，２，３サブシールド層５１，５２，５３のそれぞれに電圧を印加することを可能にし、したがって、それぞれが、ドレイン拡張領域７中の横方向電界の分布に最適な影響を与え、横方向破壊電圧をさらに増加させる。
最適には、第１，２，３シールド層コンタクト９１，９２，９３は、第１相互接続層２４と電気的に接触し、したがって、ＬＤＭＯＳトランジスタ１に印加されなければならない電圧量を減少させる。
シールド層１１は、他の有利な形状を持つこともでき、例えば、特許文献１の階段状構造との組合せは、ＬＤＭＯＳトランジスタ１の電流容量およびオン抵抗を向上させる。
図８Ａ〜図８Ｃは、本発明の実施形態に従うＭＯＳトランジスタを製造する方法を説明する断面図を示す。図８Ａは、ＬＤＭＯＳトランジスタ１の断面図を示し、このＬＤＭＯＳトランジスタ１は、従来の方法を用いて、ゲート電極１０を含むところまで製造され、他にも例えばゲート酸化物層１８、ドレイン拡張領域７およびドレインコンタクト領域６を具える。ところで、図８Ｂに示されるとおり、階段絶縁領域１２１は、従来の堆積、リソグラフィおよびエッチング技術によって、ドレイン拡張領域７の上方に延在するゲート酸化物層１８の一部上に形成される。階段絶縁領域１２１は、第１絶縁領域１２１ａ、および、この第１絶縁領域１２１ａの厚さよりも大きい厚さを有する第２絶縁領域１２１ｂを具える。隣接する第１および第２絶縁領域１２１ａ，１２１ｂは、例えば二酸化シリコンのような電気的絶縁材料を含む。その後、図８Ｃに示されるとおり、絶縁層１４が堆積され、シールド層１１が、第１絶縁領域１２１ａの上方および第２絶縁領域１２１ｂの少なくとも一部の上方に延在する。第１および第２絶縁領域１２１ａ，１２１ｂを具える階段絶縁領域１２１は、シールド層１１とドレイン拡張領域７との間の距離を提供する。この距離は、ゲート電極１０からドレインコンタクト領域６に向かって増加する。階段絶縁領域１２１が、増加する厚さを持つ追加の絶縁領域を具えることができるということに留意すべきである。
階段絶縁領域１２１は、例えばゲート酸化物層１８形成の直前などの、プロセスの初期の段階において製造されることもできる。標準のフォトリソグラフィ、酸化物成長およびエッチング技術は、ドレイン拡張領域７の上方に延在する階段絶縁領域１２１を形成するのに適用されることができる。
代案として、図９に示されるように、テーパ側壁部１３２を設けるためのよく知られたエッチング方法を適用することによって、ゲート電極１０から離れる方向に厚さが増加する、傾斜絶縁領域１３１を製造することができる。テーパ側壁部１３２のスロープは、特に、エッチングの間中、前記側壁部１３２を覆うレジストおよびポリマーに依り、そして、その後の、温度および時間のような炉硬化パラメータに依る。
要約すると、本発明のＭＯＳトランジスタは、ゲート電極、チャネル領域、ドレインコンタクト領域、および、チャネル領域とドレインコンタクト領域とを相互に接続するドレイン拡張領域を具える。ＭＯＳトランジスタは、ドレイン拡張領域の上方に延在するシールド層をさらに具え、シールド層とドレイン拡張領域との間の距離は、ゲート電極からドレインコンタクト領域に向かって増加する。このような方法で、ＭＯＳトランジスタの横方向破壊電圧は、ＭＯＳトランジスタが、基地局アプリケーションにおいて用いられるものよりも高い供給電圧のためのブロードキャストアプリケーションの耐久性要求を満足することができるレベルまで増加する。
上述した実施形態は本発明を限定するものではなく、むしろ、当業者は、本願の発明の範囲から逸脱することなく、多くの実施形態を設計することができるであろう。「具える」という用語は、請求項に記載された以外の要素または工程の存在を除外するものではない。要素の前に付く「ａ」または「ａｎ」という用語は、複数のこのような要素の存在を除外するものではない。
図１は、従来技術に従うＬＤＭＯＳトランジスタの断面を示す概略図である。 図２は、本発明の実施形態に従うＬＤＭＯＳトランジスタの断面を示す概略図である。 図３は、最大供給電圧およびゲート定電圧での、ドレイン拡張領域における基板領域の表面に沿った電界分布を示すグラフである。 図４は、本発明の実施形態に従うＬＤＭＯＳトランジスタの断面を示す概略図である。 図５は、本発明の実施形態に従うＬＤＭＯＳトランジスタの断面を示す概略図である。 図６は、本発明の実施形態に従うＬＤＭＯＳトランジスタの断面を示す概略図である。 図７は、本発明の実施形態に従うＬＤＭＯＳトランジスタの断面を示す概略図である。 図８Ａ〜図８Ｃは、本発明の実施形態に従うＬＤＭＯＳトランジスタの別の製造方法を表す断面を示す概略図である。 図９は、本発明の実施形態に従うＬＤＭＯＳトランジスタのさらなる製造方法を表す断面を示す概略図である。

Claims (8)

  1. ソース領域、チャネル領域、ドレイン拡張領域およびドレインコンタクト領域が配設され、前記ドレイン拡張領域は、前記ドレインコンタクト領域と前記チャネル領域とを相互に接続し、かつ前記チャネル領域は、前記ドレイン拡張領域と前記ソース領域とを相互に接続する、半導体基板領域を具えるＭＯＳトランジスタであって、
    該ＭＯＳトランジスタは、前記チャネル領域の上方に延在するゲート電極と、前記ドレイン拡張領域の少なくとも一部の上方に延在する、導電材料からなるシールド層とをさらに具え、前記シールド層と前記ドレイン拡張領域との間の距離は、前記ゲート電極から前記ドレインコンタクト領域に向かう方向に増加することを特徴とするＭＯＳトランジスタ。
  2. 前記シールド層は、前記ドレイン拡張領域の頂面と本質的に平行な、前記ドレイン拡張領域の上方に延在する複数の部分を具え、該複数の部分は、少なくとも第１部分および第２部分を含み、前記ドレイン拡張領域と前記シールド層の第２部分との間の第２距離は、前記ドレイン拡張領域と前記シールド層の第１部分との間の第１距離よりも大きく、かつ前記第１部分は、前記第２部分よりも、前記ゲート電極に近い請求項１に記載のＭＯＳトランジスタ。
  3. 前記シールド層は、積層された複数のサブシールド層を具え、これらサブシールド層は、少なくとも第１サブシールド層および第２サブシールド層を含み、該第２サブシールド層は、前記第１サブシールド層の上方に延在し、絶縁層によって前記第１サブシールド層から分離され、かつ前記第２サブシールド層は、前記第１サブシールド層よりも広い部分の前記ドレイン拡張領域の上方に延在し、かつ前記第２サブシールド層と前記ドレイン拡張領域との間の第２距離は、前記第１サブシールド層と前記ドレイン拡張領域との間の第１距離よりも大きい請求項１に記載のＭＯＳトランジスタ。
  4. 前記シールド層が、前記ゲート電極の一部の上方にも延在する請求項１に記載のＭＯＳトランジスタ。
  5. 前記シールド層が、前記ソース領域の一部の上方にも延在する請求項４に記載のＭＯＳトランジスタ。
  6. 前記ＭＯＳトランジスタが基板コンタクト領域をさらに具え、該基板コンタクト領域は前記ソース領域に隣接し、前記基板コンタクト領域と前記ソース領域とは、第１相互接続層を介して電気接続される請求項５に記載のＭＯＳトランジスタ。
  7. 前記シールド層が、前記ソース領域と電気接続される請求項１〜６のいずれか一項に記載のＭＯＳトランジスタ。
  8. ソース領域、チャネル領域、ドレイン拡張領域およびドレインコンタクト領域が配設され、前記ドレイン拡張領域は、前記ドレインコンタクト領域と前記チャネル領域とを相互に接続し、かつ前記チャネル領域は、前記ドレイン拡張領域と前記ソース領域とを相互に接続する、半導体基板領域を配設する工程を具える請求項１に記載のＭＯＳトランジスタを製造するためのＭＯＳトランジスタの製造方法であって、該方法は、
    前記半導体基板領域上に、第１、第２および第３部分を有するゲート酸化物層を形成する工程と、
    該ゲート酸化物層の第１部分上に、前記チャネル領域の上方に延在するゲート電極を形成する工程と、
    前記ゲート酸化物層の第３部分上で、かつ前記ドレイン拡張領域の一部の上方に延在する絶縁領域を形成する工程と、
    前記ゲート酸化物層の第２部分の少なくとも一部の上方であって、かつ前記絶縁領域の少なくとも一部の上方に延在する、導電材料からなるシールド層を形成する工程と
    をさらに具え、
    前記ゲート酸化物層の第３部分は、前記ゲート酸化物層の第２部分によって前記ゲート酸化物層の第１部分から分離され、前記絶縁領域は、前記ゲート電極から前記ドレインコンタクト領域に向かう方向に増加する厚さを有するＭＯＳトランジスタの製造方法。
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