CN103035532B - 射频横向双扩散场效应晶体管及其制造方法 - Google Patents

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Abstract

本发明公开了一种射频横向双扩散场效应晶体管,包括P型衬底,在所述P型衬底上外延生长形成的P型外延层,在所述P型外延层上方淀积一层氧化硅层,在所述氧化硅层上淀积一层金属层并刻蚀形成法拉第层,在所述氧化硅层及法拉第层中间还包括一层氮化硅层。本发明能在减少了一次金属淀积过程的同时,实现更高的击穿电压BV,也降低了栅氧边缘下方的电场强度,有利于抑制HCI(热载流子注入)效应。

Description

射频横向双扩散场效应晶体管及其制造方法
技术领域
本发明涉及一种半导体集成电路制造器件,特别是涉及一种射频横向双扩散场效应晶体管,本发明还涉及该晶体管的制造方法。
背景技术
射频横向双扩散场效应晶体管(RFLDMOS)器件是半导体集成电路技术与微波电子技术融合而成的新一代集成化的固体微波功率半导体产品,具有线性度好、增益高、耐压高、输出功率大、热稳定性好、效率高、宽带匹配性能好、易于和MOS工艺集成等优点,并且其价格远低于砷化镓器件,是一种非常具有竞争力的功率器件,被广泛用于GSM,PCS,W-CDMA基站的功率放大器,以及无线广播与核磁共振等方面。
在RFLDMOS的设计过程中,要求大的击穿电压BV和小的导通电阻Rdson,同时由于其栅漏电容Cgd决定了截止频率的大小,因而栅漏电容Cgd也应越小越好。较高的击穿电压有助于保证器件在实际工作时的稳定性,如工作电压为50V的RF LDMOS器件,其击穿电压需要达到110V以上。而导通电阻Rdson则会直接影响到器件射频特性,如增益与效率等特性。为了实现较高的击穿电压(110V以上),一般RFLDMOS器件采用了两层法拉第盾结构,这有利于电场更均匀地分布。如图1所示,采用掺高浓度P型杂质的衬底,即P型衬底11,根据器件耐压的要求不同,在所述P型衬底11上,生长不同厚度和掺杂浓度的P型外延层12,通过光刻板定义,进行离子注入形成轻掺杂漂移区(NLDD)13;随后热氧生长一层栅极氧化层14;淀积多晶硅,光刻板定义并刻蚀出多晶硅栅15;利用离子注入和扩散工艺分别形成P阱16、P+区域17、N+源区18及N+漏区19;然后淀积一层氧化硅层110,淀积金属或者金属硅化物,刻蚀出第一层法拉第盾111,再淀积一层氧化硅层110,淀积金属或者金属硅化物,刻蚀出第二层法拉第盾112,然后定义P型多晶硅塞或金属塞结构113,并淀积相应材料;最后进行后续工艺,形成RFLDMOS。然而,传统的RFLDMOS器件的两层法拉第盾结构对应着两次金属淀积,工艺过程复杂。
发明内容
本发明所要解决的技术问题是提供一种射频横向双扩散场效应晶体管,能实现比两层法拉第盾结构RFLDMOS器件更高的击穿电压。同时还减少了一次金属淀积过程,简化工艺过程。
为解决上述技术问题,本发明提供了一种射频横向双扩散场效应晶体管的制造方法,包括:
步骤1、在所述P型衬底上生长所述P型外延层;经栅极氧化层生长后,淀积多晶硅,通过光刻板定义并刻蚀出多晶硅栅,在刻蚀完成后,为保证随后的离子注入时多晶硅栅不被击穿,保留其顶部的光刻胶,进行一步较高能量的轻掺杂LDD的N型离子注入,形成轻掺杂漂移区,最后去除所述光刻胶;
步骤2、P阱的形成;
步骤3、P+区域、N+源区及N+漏区的形成;
步骤4、首先在所述P型外延层上方整体淀积一层氧化硅层,然后通过光刻定义,对法拉第盾正下方的氧化硅区域进行刻蚀,形成沟槽A,其深度小于所述氧化硅层的厚度;
步骤5、在所述氧化硅层上方整体淀积一层氮化硅层,通过光刻定义,对距所述沟槽A右侧横向距离为0-0.7微米的所述氮化硅层进行沟槽B刻蚀,其深度直达所述氧化硅层,同时,对所述沟槽B靠近栅极一侧的氮化硅刻蚀和靠近漏区一侧的氮化硅刻蚀也同步完成;
步骤6、在所述氧化硅层及所述氮化硅层的上方淀积一层金属层并进行相应的刻蚀,形成法拉第盾结构;定义P型多晶硅塞或金属塞区域,并淀积相应材料,形成P型多晶硅塞或金属塞。
进一步的,步骤1中所述的进行一步较高能量的轻掺杂LDD的N型离子注入,注入离子为磷或砷,能量为50-300keV,剂量为5e11-4e12cm-2
进一步的,步骤2中所述的P阱的形成,有两种方式,一种是在所述多晶硅栅形成前通过离子注入与高温推进形成,另一种是通过自对准工艺加高温推进形成。
进一步的,步骤2中所述的P阱,其杂质为硼,能量为30-80keV,剂量为1e12-1e14cm-2
进一步的,步骤3中所述N+源区及所述N+漏区,其杂质为磷或砷,能量为0-200keV,剂量为1e13-1e16cm-2,所述P+区域,杂质为硼或二氟化硼,能量为0-100keV,剂量为1e13-1e16cm-2
进一步的,步骤4中所述的氧化硅层,厚度为1000-4000埃,所述沟槽A的长度为0-0.8微米,深度为1000-3000埃。
进一步的,步骤5中所述氮化硅层,厚度为1000-3000埃,所述沟槽B的长度为0-0.3微米。
进一步的,步骤5中所述的氮化硅层的整体长度为2-4微米。
一种射频横向双扩散场效应晶体管,包括P型衬底,在所述P型衬底上外延生长形成的P型外延层,在所述P型外延层上方淀积一层氧化硅层,在所述氧化硅层上淀积一层金属层并刻蚀形成法拉第层,其特征在于,在所述氧化硅层及法拉第层中间还包括一层氮化硅层。
进一步的,还包括位于所述P型外延层上方的栅极氧化层及位于所述栅极氧化层上方的多晶硅栅,位于所述P型外延层中的轻掺杂漂移区,利用离子注入和扩散工艺分别形成的P阱、P+区域、N+源区及N+漏区。
本发明的RFLDMOS器件在减少一次金属淀积过程的同时,实现了更高的击穿电压BV,也降低了栅氧边缘下方的电场强度,有利于抑制HCI(热载流子注入)效应。
附图说明
下面结合附图和具体实施方式对本发明作进一步详细的说明:
图1是现有的RFLDMOS器件的结构示意图;
图2是本发明RFLDMOS器件结构示意图;
图3a是现有的RFLDMOS器件在击穿时的碰撞电离图;
图3b是本发明RFLDMOS器件在击穿时的碰撞电离图;
图4是本发明RFLDMOS器件与现有RFLDMOS器件沿NLDD区域的横向电场强度分布图;
图5是本发明RFLDMOS器件与现有RFLDMOS器件的击穿特性曲线图;
图6a-6f是本发明RFLDMOS器件制造方法各步骤结构示意图。
主要附图标记说明:
P型衬底11                      P型外延层12
轻掺杂漂移区13                  栅极氧化层14
多晶硅栅15                      P阱16
P+区域17                       N+源区18
N+漏区19                       氧化硅层110
第一层法拉第盾111                第二层法拉第盾112
P型多晶硅塞或金属塞结构113
P型衬底21                       P型外延层22
轻掺杂漂移区23                  栅极氧化层24
多晶硅栅25                        P阱26
P+区域27                      N+源区28
N+漏区29                       氧化硅层210
氮化硅层211                       法拉第盾212
P型多晶硅塞或金属塞结构213
P型衬底61                      P型外延层62
栅极氧化层63                    多晶硅栅64
轻掺杂漂移区65                   P阱66
P+区域67                        N+源区68
N+漏区69                        氧化硅层610
氮化硅层611                      法拉第盾612
P型多晶硅塞或金属塞结构613       光刻胶600
具体实施方式
为使贵审查员对本发明的目的、特征及功效能够有更进一步的了解与认识,以下配合附图详述如后。
如图2所示,为本发明RFLDMOS器件的结构,包括在所述P型衬底21上,生长不同厚度和掺杂浓度的P型外延层22;随后热氧生长一层栅极氧化层24;淀积多晶硅,光刻板定义并刻蚀出多晶硅栅25;进行离子注入形成轻掺杂漂移区(NLDD)23;利用离子注入和扩散工艺分别形成P阱26、P+区域27、N+源区28及N+漏区29;在P型外延层22上方整体淀积有一层氧化硅层210,在氧化硅层210上设置有氮化硅层211,最后在氮化硅层211上淀积一层金属层并进行相应刻蚀,形成法拉第盾212;定义P型多晶硅塞或金属塞结构213,并淀积相应材料,形成RFLDMOS。本发明RFLDMOS器件的结构主要是在单层法拉第盾结构的基础上,对法拉第盾下方的介电层进行了调节,由单纯的氧化硅介电层变为氧化硅与氮化硅组成的复合介电层,从而在仅有一层法拉第盾结构的情况下,实现与两层法拉第盾结构器件相同的效果,达到很高的击穿电压,同时简化了工艺过程。
如图3a、3b所示,分别为现有的RFLDMOS器件及本发明RFLDMOS器件在击穿时的碰撞电离示意图,对比上述两幅附图可以发现,图3b中碰撞电离最强的位置显著减小。如图4所示,从本发明RFLDMOS器件与现有RFLDMOS器件沿NLDD区域的横向电场强度分布图,可以看出本发明RFLDMOS器件沿NLDD区域的横向电场分布更加平缓,所对应的曲线与坐标轴围成的面积也更大,其中曲线与坐标轴围成的面积即为该器件的击穿电压BV。即本发明RFLDMOS器件的击穿电压明显大于现有的RFLDMOS器件的击穿电压。
如图5所示,为本发明RFLDMOS器件与现有RFLDMOS器件的击穿特性曲线图,其中曲线a表示现有技术,曲线b表示本发明,由图可见,曲线b具有更高的击穿电压,即本发明RFLDMOS器件具有更高的击穿电压。
本发明RFLDMOS器件的制造方法,如图6a-6f所示,包括:
步骤1、在P型衬底61上生长P型外延层62;经栅极氧化层63生长后,淀积多晶硅,通过光刻板定义并刻蚀出多晶硅栅64,在刻蚀完成后,为保证随后的离子注入时多晶硅栅64不被击穿,保留其顶部的光刻胶600。随后,进行一步较高能量的轻掺杂LDD的N型离子注入,形成轻掺杂漂移区(NLDD)65,注入离子如磷、砷等,能量为50-300keV,剂量为5e11-4e12cm-2,最后去除光刻胶600,如图6a所示。
步骤2、P阱66的形成,可以有两种方式,一种是在多晶硅栅64形成前通过离子注入与高温推进形成,另一种是通过自对准工艺加高温推进形成。其杂质为硼,能量为30-80keV,剂量为1e12-1e14cm-2,如图6b所示。
步骤3、P+区域67、N+源区68及N+漏区69的形成,具体为通过光刻定义出N+和P+的区域,注入源漏端的N+,杂质为磷或砷,能量为0-200keV,剂量为1e13-1e16cm-2。注入P+时,杂质为硼或二氟化硼,能量为0-100keV,剂量为1e13-1e16cm-2,如图6c所示。
步骤4、首先在P型外延层62上方整体淀积一层氧化硅层610,其厚度为1000-4000埃,然后通过光刻定义,对法拉第盾正下方长度为0-0.8微米的氧化硅区域进行1000-3000埃深度的刻蚀,形成沟槽A,其深度小于氧化硅层610的厚度;如图6d所示。
步骤5、在氧化硅层610上方整体淀积一层厚度为1000-3000埃的氮化硅层611,通过光刻定义,对距氧化硅沟槽A右侧横向距离为0-0.7微米的氮化硅层611进行沟槽B刻蚀,其深度直达氧化硅层610,其长度为0-0.3微米;同时,对沟槽B靠近栅极一侧的氮化硅刻蚀和靠近漏区一侧的氮化硅刻蚀与沟槽B处的氮化硅刻蚀是同时完成的,即如图6e中对沟槽B左侧位置和右侧位置的刻蚀也同步完成,刻蚀后保留的氮化硅层611整体长度为2-4微米,如图6e所示。
步骤6、最后在氧化硅层610及氮化硅层611的上方淀积一层金属层并进行相应的刻蚀,形成法拉第盾612结构;定义P型多晶硅塞或金属塞区域,并淀积相应材料,形成P型多晶硅塞或金属塞613,如图6f所示。
本发明的RFLDMOS器件具有更高的击穿电压BV,这主要是因为氮化硅的介电常数约为氧化硅的2倍,所以填充了氮化硅材料的氧化硅沟槽上方的金属具有提拉电场的作用;而氮化硅沟槽中的金属底部也具有提拉电场的作用,结合法拉第盾边缘的提拉作用,可以形成三个具有一定梯度的提拉电场作用点,再结合它们与漏端距离的不同,从而使整个法拉第盾下方的电场分布更加的平缓,能够获得更高的击穿电压BV。同时,该结构也降低了栅氧边缘下方的电场强度,有利于抑制HCI(热载流子注入)效应。
以上通过具体实施例对本发明进行了详细的说明,但这些并非构成对本发明的限制。在不脱离本发明原理的情况下,本领域的技术人员还可做出许多变形和改进,这些也应视为本发明的保护范围。

Claims (10)

1.一种射频横向双扩散场效应晶体管的制造方法,其特征在于,包括:
步骤1、在P型衬底上生长P型外延层;经栅极氧化层生长后,淀积多晶硅,通过光刻板定义并刻蚀出多晶硅栅,在刻蚀完成后,为保证随后的离子注入时多晶硅栅不被击穿,保留其顶部的光刻胶,进行一步较高能量的轻掺杂LDD的N型离子注入,形成轻掺杂漂移区,最后去除所述光刻胶;
步骤2、P阱的形成;
步骤3、P+区域、N+源区及N+漏区的形成;
步骤4、首先在所述P型外延层上方整体淀积一层氧化硅层,然后通过光刻定义,对法拉第盾结构正下方的氧化硅区域进行刻蚀,形成沟槽A,其深度小于所述氧化硅层的厚度;
步骤5、在所述氧化硅层上方整体淀积一层氮化硅层,通过光刻定义,对距所述沟槽A右侧横向距离为0-0.7微米的所述氮化硅层进行沟槽B刻蚀,其深度直达所述氧化硅层,同时,对所述沟槽B靠近栅极一侧的氮化硅刻蚀和靠近漏区一侧的氮化硅刻蚀也同步完成;
步骤6、在所述氧化硅层及所述氮化硅层的上方淀积一层金属层并进行相应的刻蚀,形成法拉第盾结构;定义P型多晶硅塞或金属塞区域,并淀积相应材料,形成P型多晶硅塞或金属塞。
2.如权利要求1所述的制造方法,其特征在于,步骤1中所述的进行一步较高能量的轻掺杂LDD的N型离子注入,注入离子为磷或砷,能量为50-300keV,剂量为5e11-4e12cm-2
3.如权利要求1所述的制造方法,其特征在于,步骤2中所述的P阱的形成,有两种方式,一种是在所述多晶硅栅形成前通过离子注入与高温推进形成,另一种是通过自对准工艺加高温推进形成。
4.如权利要求1所述的制造方法,其特征在于,步骤2中所述的P阱,其杂质为硼,能量为30-80keV,剂量为1e12-1e14cm-2
5.如权利要求1所述的制造方法,其特征在于,步骤3中所述N+源区及所述N+漏区,其杂质为磷或砷,能量为0-200keV,剂量为1e13-1e16cm-2,所述P+区域,杂质为硼或二氯化硼,能量为0-100keV,剂量为1e13-1e16cm-2
6.如权利要求1所述的制造方法,其特征在于,步骤4中所述的氧化硅层,厚度为1000-4000埃,所述沟槽A的长度为0-0.8微米,深度为1000-3000埃。
7.如权利要求1所述的制造方法,其特征在于,步骤5中所述氮化硅层,厚度为1000-3000埃,所述沟槽B的长度为0-0.3微米。
8.如权利要求1所述的制造方法,其特征在于,步骤5中所述的氮化硅层的整体长度为2-4微米。
9.一种采用权利要求1所述的制造方法制造的射频横向双扩散场效应晶体管,包括P型衬底,在所述P型衬底上外延生长形成的P型外延层,在所述P型外延层上方淀积一层氧化硅层,在所述氧化硅层上淀积一层金属层并刻蚀形成法拉第层,其特征在于,在所述氧化硅层及法拉第盾中间还包括一层氮化硅层。
10.如权利要求9所述的射频横向双扩散场效应晶体管,其特征在于,还包括位于所述P型外延层上方的栅极氧化层及位于所述栅极氧化层上方的多晶硅栅,位于所述P型外延层中的轻掺杂漂移区,利用离子注入和扩散工艺分别形成的P阱、P+区域、N+源区及N+漏区。
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104638003B (zh) * 2013-11-14 2019-04-09 上海华虹宏力半导体制造有限公司 射频ldmos器件及工艺方法
CN104282762B (zh) * 2014-09-15 2017-06-06 上海华虹宏力半导体制造有限公司 射频横向双扩散场效应晶体管及其制作方法
CN105047716B (zh) * 2015-06-10 2018-06-19 上海华虹宏力半导体制造有限公司 射频ldmos器件及其制造方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7279744B2 (en) * 2003-11-14 2007-10-09 Agere Systems Inc. Control of hot carrier injection in a metal-oxide semiconductor device
CN101218682A (zh) * 2005-07-13 2008-07-09 Nxp股份有限公司 Ldmos晶体管
CN101326643A (zh) * 2005-12-14 2008-12-17 Nxp股份有限公司 Mos晶体管以及制造mos晶体管的方法

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090267145A1 (en) * 2008-04-23 2009-10-29 Ciclon Semiconductor Device Corp. Mosfet device having dual interlevel dielectric thickness and method of making same

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7279744B2 (en) * 2003-11-14 2007-10-09 Agere Systems Inc. Control of hot carrier injection in a metal-oxide semiconductor device
CN101218682A (zh) * 2005-07-13 2008-07-09 Nxp股份有限公司 Ldmos晶体管
CN101326643A (zh) * 2005-12-14 2008-12-17 Nxp股份有限公司 Mos晶体管以及制造mos晶体管的方法

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