CN101218682A - Ldmos晶体管 - Google Patents

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Abstract

本发明的LDMOS晶体管(1)包括源区(3)、沟道区(4)、漏外延区(7)和栅电极(10)。LDMOS晶体管(1)进一步包括第一栅氧化层(8)和第二栅氧化层(9)，并且第二栅氧化层(9)厚于第一栅氧化层(8)。第一栅氧化层(8)至少延伸经过毗邻源区(3)的沟道区(4)的第一部分。第二栅氧化层(9)延伸经过电场(E)的局部最大值(A，B)产生热载流子的区域，从而降低热载流子的影响并减弱Idq退化。在另一个实施例中，第二栅氧化层(9)延伸经过沟道区(4)的第二部分，其中第二部分将漏外延区(7)和沟道区(4)的第一部分相互连接起来，于是提高了LDMOS晶体管(1)的线性效率。

Description

LDMOS晶体管
技术领域
本发明涉及LDMOS晶体管。
背景技术
在用于个人通信系统(GSM、EDGE、W-CDMA)的基站中，RF功率放大器是关键器件。对于这些功率放大器，RF横向扩散金属氧化物半导体(一般简写为LDMOS)晶体管正成为一种优选的技术选择，这是由于它们突出的高功率容量、增益和线性度。为了能够符合由新的通信标准所提出的要求，正不断缩小尺寸的LDMOS晶体管的性能经历着不断的改进。
在WO2005/022645中公开一种LDMOS晶体管，它被布置在一种半导体衬底上，并且它包括通过沟道区相互连接的源区和漏区，以及用于影响沟道区内的电子分布的栅电极。漏区包括漏接触区和漏外延区，该漏外延区在半导体衬底中从漏接触区向沟道区延伸。在栅电极和漏外延区的一部分上的漏接触区之间布置了梯状结构的屏蔽层从而屏蔽栅电极的一部分和漏区。LDMOS晶体管的热载流子退化通过LDMOS晶体管的静态电流(Idq)漂移来显示，也称为Idq退化。当LDMOS晶体管的栅长减小，例如有利地降低LDMOS晶体管的面积时，可以发现LDMOS晶体管呈现出过高的Idq退化。加速的Idq退化会降低LDMOS晶体管的寿命。
发明内容
本发明的目的就是提供一种具有减弱的Idq退化程度的LDMOS晶体管。根据本发明，这个目的可以通过提供如权利要求1中所述的LDMOS晶体管来实现。
根据本发明的LDMOS晶体管被布置在半导体衬底上，并且它包括通过沟道区相互连接的源区和漏区。栅电极延伸经过沟道区并且它能影响沟道区内的电子分布。漏区包括漏接触区和与沟道区毗邻的漏外延区。根据本发明的LDMOS晶体管还包括至少布置在所述沟道区的第一部分上的第一绝缘层和布置在毗邻所述第一绝缘层的第二绝缘层。所述第二绝缘层厚于所述第一绝缘层从而为抵制热载流子提供更好的保护，因此减弱了LDMOS晶体管的Idq退化。
在根据本发明的LDMOS晶体管第一实施例中，第一绝缘层延伸经过所述沟道区和所述漏外延区的第一部分。第二绝缘层延伸经过所述漏外延区的第一部分，其中产生热载流子的电场具有局部最大值。该实施例降低了由电场的局部最大值引起的Idq退化。
在根据本发明的LDMOS晶体管第二实施例中，第二绝缘层延伸经过沟道区的第二部分，其中第二部分将漏外延区和第一绝缘层所延伸覆盖的沟道区的第一部分相互连接起来。这样，在漏外延区和沟道区相接的区域产生了抵制热载流子的更好的保护。此外本实施例的一个优势是，LDMOS晶体管具有提高的线性效率，这也被定义为功率效率，是在三阶互调失真的特定值上除去DC功率以后的输出功率。
在根据本发明的LDMOS晶体管第三实施例中，第二绝缘层延伸经过漏外延区的一部分并且经过沟道区的第二部分，其中第二部分将漏外延区和第一绝缘层所延伸覆盖的沟道区的第一部分相互连接起来。这样，由于提供了能同时抵制两个热载流子产生源的改善的保护，Idq退化进一步被减弱。本实施例的另一个好处就是LDMOS晶体管的提高的线性效率。
在第四实施例中，LDMOS晶体管包括位于所述栅电极和所述漏接触区之间的屏蔽层，其中所述屏蔽层延伸覆盖所述漏外延区的一部分。由于屏蔽层非常靠近栅电极和漏外延区，漏外延区的电场分布被屏蔽层影响进而影响Idq。
Idq退化甚至可以进一步地减弱。此外，屏蔽层的引进减小了栅电极和漏区之间的寄生反馈电容，而这对于LDMOS晶体管的RF性能很有好处。
在第五实施例中，LDMOS晶体管的漏外延区包括具有不同掺杂浓度的第一和第二子区域，从而影响漏外延区内的电场分布使得Idq退化进一步减弱。当屏蔽层同样延伸过第一和第二子区域相接的区域时，Idq退化进一步改善。
在第六实施例中，LDMOS晶体管包括具有梯状结构的屏蔽层，它将减弱Idq退化的优势和提高LDMOS晶体管的导通阻抗和电流容量的优势结合了起来。
一种制造根据本发明的LDMOS晶体管的方法包括这些步骤：在半导体衬底上布置籽晶绝缘层(seed insulation layer)，随后移除所述籽晶绝缘层上选择的多个部分，从而暴露所述半导体衬底上的多个部分。此后，在所述半导体衬底的所述暴露的多个部分上形成第一绝缘层并且将所述籽晶绝缘层上未移除的部分转变成与所述第一绝缘层相邻的第二绝缘层，其中所述第二绝缘层比所述第一绝缘层厚。此后，在所述第一绝缘层的一部分上形成栅电极，并且形成源区和漏区，其中所述漏区包括漏外延区。
附图说明
本发明的这些和其它方面将通过参考附图予以进一步的说明和描述，其中
图1示出了根据现有技术的LDMOS晶体管的图解截面图；
图2示出了在最大电源电压和恒定栅电压下在漏外延区内沿着衬底表面的电场分布；
图3示出了根据本发明实施例的LDMOS晶体管的图解截面图；
图4示出了根据本发明第二实施例的LDMOS晶体管的图解截面图；
图5示出了根据本发明第三实施例的LDMOS晶体管的图解截面图；
图6示出了根据本发明第四实施例的LDMOS晶体管的图解截面图；以及
图7示出了图解截面图，其中图示了用于制造根据本发明实施例的LDMOS晶体管的方法。
具体实施方式
这些附图并没有按照比例绘制。总体上，在这些图中相同的部件以相同的标号指示。
图1示出了根据现有技术的传统LDMOS晶体管99的截面图。LDMOS晶体管99包括半导体材料衬底2，在此为p型硅。LDMOS晶体管99进一步包括硅化多晶硅栅电极10，其延伸经过p型沟道区4、和n型源区3和n型漏区5，后面两者通过p型沟道区4相互连接。沟道区4、源区3和漏区5被制造在衬底2内。在这个示例中，沟道4是一个横向扩散的p型区域。栅电极10和衬底2通过栅氧化层18分开，其中例如栅氧化层18包括热生长二氧化硅。
漏区5包括n型漏外延区7，其容纳LDMOS晶体管99的高电压操作，漏区5还包括n型漏接触区6，其被用于使漏区5接触一个相互连接的结构(未示出)。漏外延区7具有比漏接触区6低的掺杂水平并且为了LDMOS晶体管99的最大输出功率而被优化。
漏外延区7包括第一漏外延子区12和第二漏外延子区13，这些子区都被相对较低程度地进行掺杂。这就以漏外延区7仅仅包括一个掺杂水平的情况下的一些RF性能为代价减弱了Idq退化。
根据现有技术的LDMOS晶体管99进一步包括屏蔽层11，其作为一个虚拟栅电极并且给出Idq退化和RF性能之间更好的折衷。这种情况下的屏蔽层11延伸经过栅电极10的一部分和第一漏外延子区12，并且还可能延伸经过第二漏外延子区13的一部分。屏蔽层11和栅电极10由绝缘层14分开，例如绝缘层14包括等离子氧化物。栅氧化层18和绝缘层14将屏蔽层11与衬底2分开，并且因此与漏外延区7分开。由于屏蔽层11非常靠近栅电极10和漏外延区7，漏外延区7中的电场分布被改善，因此减弱了Idq退化和反馈电容，后者有利于RF性能。
图2示出了根据现有技术的LDMOS晶体管99的漏外延区7中的电场分布，它示出了在沟道区4和漏外延区7内衬底2表面的电场E，该电场是在恒定栅电压和最大电源电压下测量到的距离源区3的距离X的函数，其中恒定栅电压和最大电源电压是用于热载流子应力测试的条件。电场E分布呈现了第一峰A和第二峰B。电场E的第一峰A位于沟道区4和漏外延区7相接的位置附近。电场E的第二峰B位于由屏蔽层11覆盖的第一漏外延子区12的某部分上。仿真显示出由于在这个区域的电流密度高于第一漏外延子区12的电流密度，所以电场E的第一峰A主宰了Idq退化的表现。然而，绝缘层叠层包括栅氧化层18和绝缘层14，绝缘层14延伸经过电场E的第二峰B的位置，它比延伸经过电场E的第一峰A的位置的栅氧化层18对Idq退化更灵敏。特别地，栅氧化层18和绝缘层14相接的表面是由电场E的第二峰B产生的热载流子的俘获中心，这就造成了加速的Idq退化。因此，实际上电场E的第二峰B主宰了Idq退化的表现，这和仿真得到的结果相反。
图3示出了根据本发明的LDMOS晶体管1第一实施例的截面图。与现有技术LDMOS晶体管99类似，LDMOS晶体管1包括衬底2、栅电极10、屏蔽层11、绝缘区14、沟道区4、源区3、漏区5，其中漏区5包括漏接触区6和漏外延区7，而漏外延区7又包括第一漏外延子区12和第二漏外延子区13。应该注意到是，漏外延区7可能包括仅仅一个掺杂水平或多个不同类型的掺杂水平。与现有技术LDMOS晶体管99的主要不同在于根据本发明的LDMOS晶体管1包括第一栅氧化层8和第二栅氧化层9，其中第一栅氧化层8延伸经过沟道区4并经过漏外延区7的第一和第二部分，而第二栅氧化层9延伸经过漏外延区7的第三部分，漏外延区7的第三部分将漏外延区7的第一和第二部分互相连接起来并且延伸经过电场的第二峰B的位置。例如，第一栅氧化层8和第二栅氧化层9包括热生长二氧化硅。第二栅氧化层9厚于第一栅氧化层8从而增加热载流子到达第一栅氧化层8和绝缘层14相接的表面之前所经过的距离。这就使得到达所述表面的热载流子的能量降低了并且因此减弱了Idq退化。例如，第二栅氧化层9的厚度为60nm而第一栅氧化层8的厚度为30nm。
对Idq退化的改善已经由施加在LDMOS晶体管1上的应力测试证明。应力测试包括在一时间周期内与最大电源电压例如28V相结合地施加一个恒定栅电压。恒定栅电压是这样的：Idq电流值与应力测试开始时的应用中的Idq电流是可比较的。应力测试开始时的Idq电流值与应力测试结束时的Idq电流值相比较，后者一般小于前者。应力测试的结果(推断以后)是这样的，LDMOS晶体管1的Idq退化降低到了要求以下的值，也就是20年以后Idq电流退化5％。
图4示出了根据本发明的LDMOS晶体管1第二实施例的截面图。在本实施例中，第一栅氧化层8延伸经过沟道区4的第一部分并经过漏外延区7，并且第二栅氧化层9延伸经过沟道区4的第二部分，其中第二部分与漏外延区7毗邻并且和沟道区4的第一部分毗邻并且例如具有200nm的宽度。同样在这个实施例中，第二栅氧化层9厚于第一栅氧化层8，从而对在电场E的第一峰A的位置附近产生的热载流子提供改进的保护。这个改进的保护使得LDMOS晶体管1的Idq退化减弱。本实施例的另一个优势就是LDMOS晶体管1的线性效率的提高。
同样，本实施例中Idq退化已经由施加在根据本发明的LDMOS晶体管1上的应力测试证明。在本实施例中，栅电极的宽度为400nm，第一栅氧化层8的宽延伸经过沟道区4的第一部分150nm并且第二栅氧化层9的宽延伸经过沟道区4的第一部分250nm。应力测试的结果是这样的：与LDMOS晶体管99的Idq电流的退化(推断以后)相比较，20年以后LDMOS晶体管1的Idq电流的退化降低了10％。LDMOS晶体管1的线性效率比LDMOS晶体管99的线性效率高4％。
图5示出了根据本发明的LDMOS晶体管1第三实施例的截面图。在这个实施例中，第一栅氧化层8延伸经过沟道区4的第一部分，并且第二栅氧化层9延伸经过漏外延区7的一部分并且经过沟道区4的第二部分，其中第二部分将漏外延区7和沟道区4的第一部分相互连接起来。同样，在这个实施例中第二栅氧化层9厚于第一栅氧化层8。通过这样，就对在电场E的第一峰A的位置附近和电场E的第二峰B的位置附近产生的热载流子提供了组合起来的改进的保护。这种改进的保护进一步减弱了LDMOS晶体管1的Idq退化。本实施例的另一个优势就是LDMOS晶体管1的线性效率的提高。
如图6所示，通过引入梯状屏蔽层结构111，同样地LDMOS晶体管1的电流容量和导电阻抗都提高了。
图7a到7e示出了用于制造根据本发明实施例的LDMOS晶体管1的方法。如图7a所示，利用诸如热氧化之类的传统技术在衬底2上形成籽晶绝缘层31。随后，如图7b所示，利用光刻形成掩模32，其中掩模32定义了将形成第二栅氧化层9的区域。此后，利用公知的刻蚀技术将籽晶绝缘层31上没有被掩模32覆盖的部分移除，因此产生了如图7c所示的栅氧化区33。随后移除掩模32，并且例如热氧化作用形成了第一栅氧化层8和第二栅氧化层9，如图7d所示。此后，工艺以公知的制造步骤继续，这样就形成了图7e所示的LDMOS晶体管1。
总结起来，本发明的LDMOS晶体管包括源区、沟道区、漏外延区和栅电极。LDMOS晶体管进一步包括第一栅氧化层和第二栅氧化层，并且第二栅氧化层厚于第一栅氧化层沟道区。第一栅氧化层沟道区至少延伸经过毗邻源区的沟道区的第一部分。第二栅氧化层延伸经过产生热载流子的电场E具有局部最大值A、B的区域从而减小热载流子的影响并减弱Idq退化。在另一个实施例中，第二栅氧化层延伸经过沟道区的第二部分，其中第二部分将漏外延区和沟道区的第一部分相互连接起来，于是提高了LDMOS晶体管的线性效率。
应该注意到，上面提到的实施例是用于说明而不是限制本发明，并且本领域技术人员将能够在不偏离所附权利要求的范围的情况下设计出多种替换实施例。在权利要求中，括号内的任何标号都不应该解释为限制权力要求。词语“包括”并不排除除了在权利要求中列出的以外的其他元素和步骤的存在。放在元素之间的词语“一个”并不排除多个这种元素。

Claims (10)

1.一种被布置在半导体衬底(2)上的LDMOS晶体管(1)，所述LDMOS晶体管(1)包括延伸经过沟道区(4)的栅电极(10)和通过所述沟道区(4)相互连接的源区(3)和漏区(5)，所述漏区(5)包括漏接触区(6)和从所述漏接触区(6)向所述沟道区(4)延伸的漏外延区(7)，所述LDMOS晶体管沟道区(1)进一步包括第一绝缘层(8)，第一绝缘层(8)至少延伸经过毗邻所述源区(3)的所述沟道区(4)的第一部分，其中在毗邻所述第一绝缘层(8)处布置了第二绝缘层(9)，所述第二绝缘层(9)厚于所述第一绝缘层(8)。
2.如权利要求1所述的LDMOS晶体管(1)，其中所述第一绝缘层(8)延伸经过所述沟道区(4)并经过所述漏外延区(7)的第一部分，并且其中所述第二绝缘层(9)延伸经过所述漏外延区(7)的第二部分。
3.如权利要求1所述的LDMOS晶体管(1)，其中所述第二绝缘层(9)延伸经过与所述漏外延区(7)毗邻的所述沟道区(4)的第二部分。
4.如权利要求3所述的LDMOS晶体管(1)，其中所述第二绝缘层(9)进一步延伸经过所述漏外延区(7)的一部分。
5.如以上权利要求之一所述的LDMOS晶体管(1)，进一步包括所述栅电极(10)和所述漏接触区(6)之间的屏蔽层(11)，所述屏蔽层(11)覆盖所述漏外延区(7)的一部分。
6.如以上权利要求之一所述的LDMOS晶体管(1)，其中所述漏外延区(7)包括第一漏外延子区域(12)和第二漏外延子区域(13)，其中所述第一漏外延子区域(12)比所述第二漏外延子区域(13)具有更高的掺杂浓度，并且所述第一漏外延子区域(12)将所述沟道区(4)和与所述漏接触区(6)毗邻的所述第二漏外延子区域(13)连接在一起。
7.如权利要求1、2、4、5或6所述的LDMOS晶体管(1)，其中所述屏蔽层(11)和所述第二绝缘层(9)都延伸经过所述第一漏外延子区域(12)和所述第二漏外延子区域(13)相接的区域。
8.如权利要求5所述的LDMOS晶体管(1)，其中所述屏蔽层(11)具有梯状结构。
9.如权利要求5所述的LDMOS晶体管(1)，其中所述屏蔽层(11)包括金属硅化物。
10.一种制造如权利要求1所述LDMOS晶体管(1)的方法，包括如下步骤：
-在半导体衬底(2)上布置籽晶绝缘层(31)，
-移除所述籽晶绝缘层(31)上选择的多个部分，从而暴露所述半导体衬底(2)上的多个部分，
-在所述半导体衬底(2)的所述暴露的多个部分上形成第一绝缘层(8)并且将所述籽晶绝缘层上未移除的部分转变成与所述第一绝缘层(8)相邻的第二绝缘层(9)，其中所述第二绝缘层(9)比所述第一绝缘层(8)厚，
-在所述第一绝缘层(8)的一部分上形成栅电极(10)，并且
-形成源区(3)和漏区(5)，所述漏区(5)包括漏外延区(7)。
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