CN108039322B - Mos管制作方法、mos管、三维存储器及电子设备 - Google Patents
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Abstract
本发明提供一种MOS管制作方法、MOS管、三维存储器及电子设备。其中，所述MOS管制作方法，包括：在目标衬底上形成有源区；在所述有源区上方形成分段式氧化层，所述分段式氧化层包括设于第一电极区上方的第一平层段，靠近栅极区的第二平层段，以及介于所述第一平层段与所述第二平层段之间且沿靠近栅极区方向逐渐增厚的渐变段；向所述分段式氧化层下的有源区进行离子掺杂，在所述有源区形成分段式漂移区和第一电极；基于所述分段式漂移区和所述第一电极形成MOS管。本发明提供的MOS管制作方法，可以有效避免部分位置因电场强度太大而容易击穿并导致器件损坏失效的问题。
Description
技术领域
本发明涉及半导体技术领域，具体涉及一种MOS管制作方法、MOS管、三维存储器及电子设备。
背景技术
随着对集成度和存储容量需求的不断发展，存储器技术不断进步，随着二维平面存储器的尺寸缩小到了十几纳米级别(16nm、15nm甚至14nm)，每个存储单元也变得非常小，使得每个单元中仅有少数几个电子，材料对电子控制能力随之变弱，随之引起的串扰问题使得进一步缩小存储单元的尺寸变得非常困难而且不够经济。因此，三维存储器应运而生，其是一种穿过平面存储器的新型产品，通过存储单元的立体堆叠实现存储容量的扩展。
请参考图1，其示出了一种三维存储器的内部结构示意图，如图所示，外围电路作为三维存储器的核心部件之一，其主要用于逻辑运算以及通过金属连线控制和检测三维存储单元中各存储子单元的开关状态实现数据的存储和读取。外围电路主要由大量的MOS管(全称：金属(metal)-氧化物(oxide)-半导体(semiconductor)场效应晶体管)组成，而随着三维存储单元堆叠层数的增加，对MOS管的耐高电压要求越来越高。请参考图2，其示出了现有技术所提供的一种MOS管的结构示意图，由于漏极边缘(图中漏极右下角位置)曲率半径较小，导致漂移区掺杂元素浓度梯度比较大，电场强度较大，因而，在漏极施加较高的电压时，容易在该位置发生击穿，造成器件的损坏失效。
鉴于上述问题，目前迫切需要提供一种有效提高MOS管耐高电压性能的MOS管制作方法。
发明内容
针对现有技术中的缺陷，本发明提供一种MOS管制作方法、MOS管、三维存储器及电子设备，以提高MOS管的耐高电压性能。
第一方面，本发明提供的一种MOS管制作方法，包括：
在目标衬底上定义有源区，其中，所述有源区包括待形成第一电极的第一电极区和待形成栅极的栅极区，所述第一电极包括漏极和/或源极；
在所述有源区上方形成分段式氧化层，所述分段式氧化层包括设于第一电极区上方的第一平层段，靠近栅极区的第二平层段，以及介于所述第一平层段与所述第二平层段之间且沿靠近栅极区方向逐渐增厚的渐变段；
向所述分段式氧化层下的有源区进行离子掺杂，在所述有源区形成分段式漂移区和第一电极；
基于所述分段式漂移区和所述第一电极形成MOS管。
在本发明提供的一个变更实施方式中，所述向所述分段式氧化层下的有源区进行离子掺杂，在所述有源区形成分段式漂移区和第一电极，包括：
按第一掺杂浓度向所述分段式氧化层下的有源区进行离子掺杂，形成分段式漂移区；
按第二掺杂浓度向所述有源区内的第一电极区进行离子掺杂，形成第一电极，其中，所述第二掺杂浓度大于所述第一掺杂浓度。
在本发明提供的另一个变更实施方式中，所述第一掺杂浓度包括第一子掺杂浓度，所述按第一掺杂浓度向所述分段式氧化层下的有源区进行离子掺杂，形成分段式漂移区，包括：
按第一子掺杂浓度向所述分段式氧化层下的有源区掺杂第一杂质离子，形成掺杂有所述第一杂质离子的第一分段式漂移区，其中，掺杂第一杂质离子的掺杂能量大于使所述第一杂质离子穿过所述第二平层段的能量。
在本发明提供的又一个变更实施方式中，所述第一掺杂浓度还包括第二子掺杂浓度，在形成掺杂有所述第一杂质离子的第一分段式漂移区之后，还包括：
按第二子掺杂浓度向所述分段式氧化层下的有源区掺杂第二杂质离子，形成掺杂有所述第二杂质离子的第二分段式漂移区，其中，掺杂第二杂质离子的掺杂能量大于使所述第二杂质离子穿过所述第一平层段的能量，并小于使所述第二杂质离子穿过所述第二平层段的能量。
在本发明提供的又一个变更实施方式中，所述在目标衬底上定义有源区，包括：
在P型衬底上定义有源区；或者
在N型衬底的P阱内定义有源区；
所述第一杂质离子包括磷离子，所述第二杂质离子包括砷离子，所述第一电极包括N型电极。
在本发明提供的又一个变更实施方式中，所述在所述有源区上方形成分段式氧化层，包括：
在所述目标衬底上全面形成高电压栅极氧化层；
通过刻蚀工艺刻蚀所述有源区上方的所述高电压栅极氧化层，在刻蚀区域形成分段式氧化层的第一平层段，在所述刻蚀区域的边缘自然形成所述分段式氧化层的渐变段，未被刻蚀的高电压栅极氧化层形成所述分段式氧化层的第二平层段。
第二方面，本发明提供的一种MOS管，包括：形成于有源区的栅极、漏极和源极；
所述漏极和源极设于所述栅极的两侧；
所述漏极和/或所述源极上方设有分段式氧化层，所述分段式氧化层包括设于所述漏极和/或所述源极上方的第一平层段，靠近所述栅极的第二平层段，以及介于所述第一平层段与所述第二平层段之间且沿靠近栅极方向逐渐增厚的渐变段。
在本发明提供的一个变更实施方式中，所述漏极和/或所述源极的周围形成有分段式漂移区，所述分段式漂移区包括杂质离子扩散深度不同的至少两段漂移区。
第三方面，本发明提供的一种三维存储器，所述三维存储器的外围电路中设置有本发明提供的MOS管。
第四方面，本发明提供的一种电子设备，所述电子设备中设置有本发明提供的三维存储器。
由上述技术方案可知，本发明第一方面提供的一种MOS管制作方法，通过在有源区上方形成分段式氧化层，所述分段式氧化层具有厚度不同的第一平层段和第二平层段，以及介于所述第一平层段和所述第二平层段之间的渐变段，这样，在向所述分段式氧化层下的有源区进行离子掺杂时，杂质离子在有源区内的扩散深度就会产生差异，例如在较薄的第一平层段扩散的更深一些，从而形成扩散深度不同的分段式漂移区，同时由于所述渐变段的存在，所述杂质离子的扩散深度也会随着所述渐变段氧化层的厚度变化而逐渐变化，使得漂移区的边缘以及所述第一电极的边缘具有更均衡的曲率变化，从而可以降低漂移区的掺杂浓度梯度，使得电场分布更加均匀，因此，可以有效避免部分位置因电场强度太大而容易击穿并导致器件损坏失效的问题。
本发明第二方面提供的一种MOS管，是根据上述MOS管制作方法制作而成的，与上述MOS管制作方法出于相同的发明构思，与所述MOS管制作方法具有相应的技术效果，例如，具有更加优良的耐高电压性能。
本发明第三方面提供的一种三维存储器，设置了本发明提供的MOS管，具有与所述MOS管相应的有益效果，例如，具有更加优良的稳定性和可靠性。
本发明第四方面提供的一种电子设备，设置了本发明提供的三维存储器，具有与所述三维存储器相同的有益效果。
附图说明
为了更清楚地说明本发明具体实施方式或现有技术中的技术方案，下面将对具体实施方式或现有技术描述中所需要使用的附图作简单地介绍。在所有附图中，类似的元件或部分一般由类似的附图标记标识。附图中，各元件或部分并不一定按照实际的比例绘制。
图1示出了现有技术所提供一种三维存储器的内部结构示意图；
图2示出了现有技术所提供一种MOS管的结构示意图；
图3示出了本发明实施例所提供的一种MOS管制作方法的流程图；
图4示出了本发明实施例所提供的一种定义有源区后的示意图；
图5示出了本发明实施例所提供的一种形成分段式氧化层后的示意图；
图6示出了本发明实施例所提供的一种形成分段式漂移区后的示意图；
图7示出了本发明实施例所提供的一种制作完成MOS管后的示意图；
图8示出了本发明实施例所提供的刻蚀区域的平面示意图；
图9示出了本发明实施例所提供的一种MOS管的结构示意图；
图10示出了本发明实施例所提供的一种分段式氧化层的局部放大示意图；
图11示出了本发明实施例所提供的另一种MOS管的结构示意图。
具体实施方式
下面将结合附图对本发明技术方案的实施例进行详细的描述。以下实施例仅用于更加清楚地说明本发明的技术方案，因此只是作为示例，而不能以此来限制本发明的保护范围。
需要注意的是，除非另有说明，本申请使用的技术术语或者科学术语应当为本发明所属领域技术人员所理解的通常意义。
另外，术语“第一”和“第二”是用于区别不同对象，而不是用于描述特定顺序。此外，术语“包括”和“具有”以及它们任何变形，意图在于覆盖不排他的包含。例如包含了一系列步骤或单元的过程、方法、系统、产品或设备没有限定于已列出的步骤或单元，而是可选地还包括没有列出的步骤或单元，或可选地还包括对于这些过程、方法、产品或设备固有的其它步骤或单元。
本发明实施方式提供一种MOS管制作方法、MOS管、三维存储器及电子设备，下面结合附图对本发明的实施例进行说明。
请参考图3，其示出了本发明实施例所提供的一种MOS管制作方法的流程图。如图3所示，所述MOS管制作方法，包括以下步骤：
步骤S101：在目标衬底上定义有源区，其中，所述有源区包括待形成第一电极的第一电极区和待形成栅极的栅极区，所述第一电极包括漏极和/或源极。
请参考图4，其示出了本发明实施例提供的一种定义有源区后的示意图，图中虚线框标出了栅极区、源极区和漏极区的预设位置。
本发明实施例中，所述目标衬底是待用于制作MOS管的衬底，所述衬底的材质可以包括体硅(bulk Si)、体锗(bulkGe)、绝缘体上硅(SOI)、绝缘体上锗(GeOI)或者是其他化合物半导体衬底，例如SiGe、SiC、GaN、GaAs、InP等等，以及这些物质的组合。为了与现有的IC制造工艺兼容，在本发明提供的一个实施例中，采用含硅材质的衬底，例如Si、SOI、SiGe或SiC等。
所述目标衬底可以为P型衬底，也可以是N型衬底，本发明实施例以形成耐高电压的N型MOS管为例进行说明，所述在目标衬底上定义有源区，可以包括：
在P型衬底上定义有源区；或者
在N型衬底的P阱内定义有源区。
需要说明的是，在本步骤所在阶段，所述有源区并未真正形成，因此，所述定义有源区可以是通过版图设计确定有源区的位置。
步骤S102：在所述有源区上方形成分段式氧化层，所述分段式氧化层包括设于第一电极区上方的第一平层段，靠近栅极区的第二平层段，以及介于所述第一平层段与所述第二平层段之间且沿靠近栅极区方向逐渐增厚的渐变段。
请参考图5，其示出了本发明实施例所提供的一种形成分段式氧化层后的示意图。如图所示，本步骤中，在所述有源区上方形成分段式氧化层，该氧化层可以作为接下来进行离子注入的缓冲层，增强离子进入时方向的随机性，抑制离子注入的沟道效应。同时，由于该氧化层为按厚度分段的分段式氧化层，而通过控制杂质离子的掺杂能量，可以控制杂质离子穿过不同厚度的氧化层，因此，可以通过控制杂质离子的掺杂能量，将第一杂质离子穿过所述整个分段式氧化层掺杂进有源区，将第二杂质离子只穿过所述第一平层段掺杂进有源区，从而在有源区中形成扩散范围不同的分段式漂移区，又由于第一平层段和第二平层段之间存在渐变段，所述杂质离子的注入深度也会随着所述渐变段氧化层的厚度变化而逐渐变化，从而在进行离子掺杂后，使得漂移区的边缘以及所述第一电极的边缘具有更均衡的曲率变化，从而可以降低漂移区的掺杂浓度梯度，使得电场分布更加均匀。
其中，所述氧化层可以采用氧化硅沉积而成，沉积工艺可以采用等离子体增强化学气相沉积法(Plasma Enhanced Chemical Vapor Deposition，简称PECVD)，或者炉管化学气相沉积法(Furnace tube Chemical Vapor Disposition，简称Fur CVD)等，本发明实施例不再赘述。
为了获得更好的漂移区分段的效果，在本发明实施例提供的一个变更实施方式中，所述第一平层段与所述第二平层段的厚度之比约为1:10，例如，所述第一平层段的厚度为40埃，所述第二平层段的厚度为400埃。
所述第一电极既可以是漏极，以通过本实施例实现漏极的耐高电压性；也可以是源极，以通过本实施例实现源极的耐高电压性；也可以既包括源极也包括漏极，以通过本实施例实现漏极和源极均耐高电压。由于在实际应用中，大多使用漏极连接高电压，因此，在本发明实施例的一个变更实施方式中，所述第一电极为漏极。
步骤S103：向所述分段式氧化层下的有源区进行离子掺杂，在有源区形成分段式漂移区和第一电极。
在形成分段式氧化层后，即可以所述分段式氧化层为离子注入的缓冲层，采用离子注入工艺或扩散工艺等穿过所述分段式氧化层向有源区注入杂质离子，从而在所述有源区形成分段式漂移区和第一电极。请参考图6，其示出了本发明实施例所提供的一种形成分段式漂移区后的示意图，图中以所述第一电极为漏极进行了示意性说明。
在本发明实施例的一个变更实施方式中，所述向分段式氧化层下的有源区进行离子掺杂，在所述有源区形成分段式漂移区和第一电极，包括：
按第一掺杂浓度向所述分段式氧化层下的有源区进行离子掺杂，形成分段式漂移区；
按第二掺杂浓度向所述有源区内的第一电极区进行离子掺杂，形成第一电极，其中，所述第二掺杂浓度大于所述第一掺杂浓度。
按第一掺杂浓度进行掺杂在本技术领域可称为轻掺杂，所述第一掺杂浓度一般小于1014离子/平方厘米，按第二掺杂浓度进行掺杂在本技术领域可称为重掺杂，所述第二掺杂浓度一般大于1014离子/平方厘米。
在一些实施例中，形成分段式漂移区的杂质离子为一种。在一些实施例中，第一掺杂浓度为一个掺杂浓度。在一些实施例中，形成分段式漂移区的杂质离子为多种。在一些实施例中，第一掺杂浓度为多个掺杂浓度。
在一些实施例中，所述第一掺杂浓度包括第一子掺杂浓度，所述按第一掺杂浓度向所述分段式氧化层下的有源区进行离子掺杂，形成分段式漂移区，包括：
按第一子掺杂浓度向所述分段式氧化层下的有源区掺杂第一杂质离子，形成掺杂有所述第一杂质离子的第一分段式漂移区。在一些实施例中，掺杂第一杂质离子的掺杂能量大于使所述第一杂质离子穿过所述第二平层段的能量。
在一些实施例中，为了在漂移区内获得更加均匀的电场梯度，采用分步掺杂工艺进行轻掺杂。请参考图7，在一些实施例中，所述第一掺杂浓度还包括第二子掺杂浓度，所述按第一掺杂浓度向所述分段式氧化层下的有源区进行离子掺杂，形成分段式漂移区，还包括：
在形成第一分段式漂移区后，按第二子掺杂浓度向所述分段式氧化层下的有源区掺杂第二杂质离子，形成掺杂有所述第二杂质离子的第二分段式漂移区。在一些实施例中，第二分段式漂移区形成在第一分段式漂移区内。在一些实施例中，掺杂第二杂质离子的掺杂能量大于使所述第二杂质离子穿过所述第一平层段的能量，并小于使所述第二杂质离子穿过所述第二平层段的能量。
需要说明的是，根据上述实施方式形成的第一分段式漂移区，第一杂质离子在所述第二平层段下方的扩散深度小于在所述第一平层段下方的扩散深度，且在所述渐变段下方形成扩散深度缓变的缓变区，从而形成扩散深度不同的分段式漂移区；另外，由于第二杂质离子的掺杂能量大于使所述第二杂质离子穿过所述第一平层段的能量，并小于使所述第二杂质离子穿过所述第二平层段的能量，因此，第二杂质离子几乎不会掺杂到所述第二平层段下方，而仅在所述第一平层段下方和所述渐变段下方扩散，从而形成扩散范围更小的分段式漂移区(在所述渐变段下方形成的扩散深度缓变的缓变区可视为一段)。
仍以形成耐高电压的N型MOS管为例进行说明，为了获得较为均匀的电场强度，避免部分位置因电场强度太大而容易击穿并导致器件损坏失效的问题，所述第一电极为N型电极，所述第一杂质离子可以为磷离子，所述第一子掺杂浓度可以为5*1012离子/平方厘米，所述第二杂质离子可以为砷离子，所述第二子掺杂浓度可以为1.2*1013离子/平方厘米。
步骤S104：基于所述分段式漂移区和所述第一电极形成MOS管。
通过上述步骤S101至S103，即可形成扩散深度不同的分段式漂移区和第一电极，使得漂移区的边缘以及所述第一电极的边缘具有更均衡的曲率变化，从而可以降低漂移区的掺杂浓度梯度，使得电场分布更加均匀，在此基础上，即可通过制作栅极等工艺完成MOS管的制作，形成MOS管。请参考图7，其示出了本发明实施例所提供的一种制作完成MOS管后的示意图，图中以第一电极为漏极，以分段式漂移区包括第一分段式漂移区(即高电压漂移区)和第二分段式漂移区(即低电压漂移区)为例进行了示意性说明。
需要说明的是，除上述步骤S101至S103外，制作MOS管的其他步骤(如步骤S104)可以参照现有技术提供的任一制作MOS管的工艺实现，本发明实施例不做具体限定，容易想到的是，这些步骤在具体实施时可能会与上述步骤S101至S103交叉、重叠或顺序颠倒，其均为本发明实施例的合理变更实施方式，本发明实施例虽然以步骤S101至S104进行了示例性说明，但这并非对本发明实施顺序的限定，本领域技术人员可以在不付出创造性劳动的情况下对本发明实施例提供的上述步骤的顺序进行重新组织后实施，以达到与本发明实施例相同或相近的有益效果，其均应在本发明的保护范围之内。
例如，在本发明实施例的一个变更实施方式中，制作MOS管的其他步骤，具体可以包括：栅极多晶硅沉积及栅极制作，形成有源区，制作浅沟道隔离(英文简称：STI，英文全称：Shallow Trench Isolation)，制作高温氧化隔离层，掺杂N型离子，掺杂P型离子等，通过上述步骤，可以从多个角度提高最终形成的MOS管的性能，例如通过制作高温氧化隔离层可以提高对后续其他制程产生的氢离子和氧离子等的隔离效果，保证MOS管电性能的稳定性；又如，通过在所述有源区周围制作浅沟道隔离，可以有效避免其他电器元件对所述MOS管产生串扰等不良影响，提高MOS管的电性能。
以上为本发明实施例提供的一种MOS管制作方法的实施例说明，本发明实施例提供的MOS管制作方法，通过在有源区上方形成分段式氧化层，所述分段式氧化层具有厚度不同的第一平层段和第二平层段，以及介于所述第一平层段和所述第二平层段之间的渐变段，这样，在向所述分段式氧化层下的有源区进行离子掺杂时，杂质离子在有源区内的扩散范围就会产生差异，例如在较薄的第一平层段扩散的更深一些，从而形成扩散深度不同的分段式漂移区，同时由于所述渐变段的存在，所述杂质离子的扩散深度也会随着所述渐变段氧化层的厚度变化而逐渐变化，使得漂移区的边缘以及所述第一电极的边缘具有更均衡的曲率变化，从而可以降低漂移区的掺杂浓度梯度，使得电场分布更加均匀，因此，可以有效避免部分位置因电场强度太大而容易击穿并导致器件损坏失效的问题。
在本发明实施例的一个变更实施方式中，本发明实施例用于制作三维存储器的外围电路中的MOS器件，具体的，所述在所述有源区上方形成分段式氧化层，包括：
在所述目标衬底上全面形成高电压栅极氧化层；
通过刻蚀工艺刻蚀所述有源区上方的所述高电压栅极氧化层，在刻蚀区域形成分段式氧化层的第一平层段，在所述刻蚀区域的边缘自然形成所述分段式氧化层的渐变段，未被刻蚀的高电压栅极氧化层形成所述分段式氧化层的第二平层段。
如图8所示，其示出了本发明实施例所提供的刻蚀区域的平面示意图，如图所示，通过在如图8所示的刻蚀区域刻蚀一定深度的高电压栅极氧化层，即可在所述漏极上方形成分段式氧化层的第一平层段，在所述刻蚀区域与所述栅极之间形成第二平层段，同时由于刻蚀液的扩散性，受到侧蚀的影响，可以在所述刻蚀区域的边缘自然而然地形成厚度缓变的渐变段。
具体实施时，可以在三维存储器的外围电路的制作过程中，借用把低压区域打开以生长低压氧化层这道掩膜板形成分段式栅极氧化层，相对于现有技术中采用多次光刻工艺实施的漂移区横向变掺杂技术更加简单、快捷，效率更高。而且不会对现有技术制作三维存储器外围电路的工艺制程产生不良影响，具有较高的实用性。
根据本发明实施例提供的MOS管制作方法可以在三维存储器的外围电路中制作得到耐40伏高电压的MOS管，相较于现有技术可以提高5伏以上的耐高压性能，从而解除MOS管容易被高压击穿而导致的对三维存储单元堆叠层数的限制，基于本发明实施例，所述三维存储单元的堆叠层数可以由32层提高到64层甚至96层，有效扩大三维存储单元设计及制作的工艺窗口。
在上述实施例中，提供了一种MOS管的制作方法，相应的，本发明还提供了一种根据上述MOS管制作方法制作而成的MOS管，下面结合附图对本发明实施例提供的MOS管进行说明，由于所述MOS管是根据前述MOS管制作方法制作而成的，两者属于相同的发明构思，因此，部分内容不再赘述，请参考上述MOS管制作方法的实施例进行理解。
本发明实施例提供的一种MOS管，包括：形成于有源区的栅极、漏极和源极；
所述漏极和源极设于所述栅极的两侧；
所述漏极和/或所述源极上方设有分段式氧化层，所述分段式氧化层包括设于所述漏极和/或所述源极上方的第一平层段，靠近所述栅极的第二平层段，以及介于所述第一平层段与所述第二平层段之间且沿靠近栅极方向逐渐增厚的渐变段。
在本发明实施例的一个变更实施方式中，所述漏极和/或所述源极的周围形成有分段式漂移区，所述分段式漂移区包括杂质离子扩散深度不同的至少两段漂移区。
在本发明实施例的另一个变更实施方式中，所述MOS管包括N型MOS管，所述分段式漂移区包括第一分段式漂移区和第二分段式漂移区，所述第一分段式漂移区的区域大于所述第二分段式漂移区的区域。在一些实施例中，所述第二分段式漂移区设于所述第一分段式漂移区内。在一些实施例中，所述第一分段式漂移区中掺杂有磷离子，所述第二分段式漂移区中掺杂有砷离子。
以在所述漏极13上方设有分段式氧化层15为例，请参考图9和图10，图9示出了本发明实施例提供的一种MOS管的结构示意图，图10示出了本发明实施例所提供的一种分段式氧化层的局部放大示意图，如图所示，所述MOS管包括：形成于有源区11的栅极12、漏极13和源极14；
所述漏极13和源极14设于所述栅极12的两侧；
所述漏极13上方设有分段式氧化层15，所述分段式氧化层15包括设于所述漏极13上方的第一平层段151，靠近所述栅极12的第二平层段152，以及介于所述第一平层段151与所述第二平层段152之间且沿靠近栅极12方向逐渐增厚的渐变段153。
其中，所述渐变段153的上表面可以是斜面，也可以是曲面。所述栅极12与所述有源区11之间的部分为栅极氧化层。
如图9所示，在本发明实施例的一个变更实施方式中，所述漏极13的周围形成有分段式漂移区16，所述分段式漂移区16包括杂质离子扩散深度不同的至少两段漂移区，如图所示，分段式漂移区16左侧的深度明显小于右侧的深度。
请参考图11，其示出了本发明实施例所提供的另一种MOS管的结构示意图，图11所示的MOS管是在图9所示的MOS管的变更实施方式，部分内容请参照图9所示的MOS管的实施例进行理解，部分内容不再赘述，其差别主要在于图11所示的MOS管中的分段式漂移区16是通过两次轻掺杂实现的，如图所示，所述分段式漂移区16包括高电压漂移区161(即第一分段式漂移区)和低电压漂移区162(即第二分段式漂移区)，所述高电压漂移区161中掺杂的杂质离子可以为磷离子，所述低电压漂移区162中掺杂的杂质离子可以为砷离子。根据图11所示的MOS管，当在漏极13上施加高电压时，漏极13在漂移区形成的电场可以有效地被所述高电压漂移区161和所述低电压漂移区162所均衡，使得电场分布更加均匀，因此，可以有效避免部分位置因电场强度太大而容易击穿并导致器件损坏失效的问题。
本发明实施例提供的MOS管，与本发明提供的MOS管制作方法具有相应的有益效果，例如，相较于现有技术，具有更加优良的耐高电压性能。
本发明实施例还提供了一种三维存储器，所述三维存储器中设有三维存储单元和外围电路，所述外围电路中设置有本发明提供的MOS管。所述三维存储器还可以设有数据接口如SATA、M.2、PCI-E、mSATA等，以便于与外部电子器件进行通信。
本发明实施例提供的一种三维存储器，由于设置了本发明提供的MOS管，具有与所述MOS管相应的有益效果，例如，相较于现有技术，具有更加优良的稳定性和可靠性。
本发明还提供一种电子设备，所述电子设备中设有本发明提供的上述三维存储器，所述电子设备可以是手机、台式计算机、平板电脑、笔记本电脑、服务器等任意可以存储数据的设备。
本发明实施例提供的一种电子设备，由于设置了本发明提供的三维存储器，具有与所述三维存储器相同的有益效果。
在本说明书的描述中，参考术语“一个实施例”、“一些实施例”、“一个变更实施方式”、“示例”、“具体示例”、或“一些示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不必须针对的是相同的实施例或示例。而且，描述的具体特征、结构、材料或者特点可以在任一个或多个实施例或示例中以合适的方式结合。此外，在不相互矛盾的情况下，本领域的技术人员可以将本说明书中描述的不同实施例或示例以及不同实施例或示例的特征进行结合和组合。
最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围，其均应涵盖在本发明的权利要求和说明书的范围当中。
Claims (10)
1.一种MOS管制作方法，其特征在于，包括：
在目标衬底上定义有源区，其中，所述有源区包括待形成第一电极的第一电极区和待形成栅极的栅极区，所述第一电极包括漏极和/或源极；
在所述有源区上方形成分段式氧化层，所述分段式氧化层包括设于第一电极区上方的第一平层段，靠近栅极区的第二平层段，以及介于所述第一平层段与所述第二平层段之间且沿靠近栅极区方向逐渐增厚的渐变段；
穿过所述分段式氧化层向所述分段式氧化层下的有源区进行离子掺杂，在所述有源区形成分段式漂移区和第一电极，其中，所述分段式漂移区在所述第一平层段下方的深度大于在所述第二平层段下方的深度且在所述渐变段下方缓变；
基于所述分段式漂移区和所述第一电极形成MOS管。
2.根据权利要求1所述的MOS管制作方法，其特征在于，所述向所述分段式氧化层下的有源区进行离子掺杂，在所述有源区形成分段式漂移区和第一电极，包括：
按第一掺杂浓度向所述分段式氧化层下的有源区进行离子掺杂，形成分段式漂移区；
按第二掺杂浓度向所述有源区内的第一电极区进行离子掺杂，形成第一电极，其中，所述第二掺杂浓度大于所述第一掺杂浓度。
3.根据权利要求2所述的MOS管制作方法，其特征在于，所述第一掺杂浓度包括第一子掺杂浓度，所述按第一掺杂浓度向所述分段式氧化层下的有源区进行离子掺杂，形成分段式漂移区，包括：
按第一子掺杂浓度向所述分段式氧化层下的有源区掺杂第一杂质离子，形成掺杂有所述第一杂质离子的第一分段式漂移区，其中，掺杂第一杂质离子的掺杂能量大于使所述第一杂质离子穿过所述第二平层段的能量。
4.根据权利要求3所述的MOS管制作方法，其特征在于，所述第一掺杂浓度还包括第二子掺杂浓度，在形成掺杂有所述第一杂质离子的第一分段式漂移区之后，还包括：
按第二子掺杂浓度向所述分段式氧化层下的有源区掺杂第二杂质离子，形成掺杂有所述第二杂质离子的第二分段式漂移区，其中，掺杂第二杂质离子的掺杂能量大于使所述第二杂质离子穿过所述第一平层段的能量，并小于使所述第二杂质离子穿过所述第二平层段的能量。
5.根据权利要求4所述的MOS管制作方法，其特征在于，所述在目标衬底上定义有源区，包括：
在P型衬底上定义有源区；或者
在N型衬底的P阱内定义有源区；
所述第一杂质离子包括磷离子，所述第二杂质离子包括砷离子，所述第一电极包括N型电极。
6.根据权利要求1所述的MOS管制作方法，其特征在于，所述在所述有源区上方形成分段式氧化层，包括：
在所述目标衬底上全面形成高电压栅极氧化层；
通过刻蚀工艺刻蚀所述有源区上方的所述高电压栅极氧化层，在刻蚀区域形成分段式氧化层的第一平层段，在所述刻蚀区域的边缘自然形成所述分段式氧化层的渐变段，未被刻蚀的高电压栅极氧化层形成所述分段式氧化层的第二平层段。
7.一种MOS管，其特征在于，包括：形成于有源区的栅极、漏极和源极；
所述漏极和源极设于所述栅极的两侧；
所述漏极和/或所述源极上方设有分段式氧化层，所述分段式氧化层包括设于所述漏极和/或所述源极上方的第一平层段，靠近所述栅极的第二平层段，以及介于所述第一平层段与所述第二平层段之间且沿靠近栅极方向逐渐增厚的渐变段；
所述漏极和/或所述源极周围设有与所述分段式氧化层位置对应的分段式漂移区，所述分段式漂移区在所述第一平层段下方的深度大于在所述第二平层段下方的深度且在所述渐变段下方缓变。
8.根据权利要求7所述的MOS管，其特征在于，所述漏极和/或所述源极的周围形成有分段式漂移区，所述分段式漂移区包括杂质离子扩散深度不同的至少两段漂移区。
9.一种三维存储器，其特征在于，所述三维存储器的外围电路中设置有权利要求7或8所述的MOS管。
10.一种电子设备，其特征在于，所述电子设备中设置有权利要求9所述的三维存储器。
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