CN115132822A - 一种ldmos器件及其制作方法和应用 - Google Patents
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Abstract
本申请提供了一种LDMOS器件及其制作方法和应用。LDMOS器件包括衬底、P阱区、N阱区、Ptop层、场氧化层、源区P+、源区N+、漏区N+、栅氧化层和多晶硅栅；其中，N阱区的表面高于P阱区的表面，栅氧化层包括覆于P阱区靠近N阱区的表面的第一栅氧化层、覆于N阱区靠近P阱区的表面的第二栅氧化层以及连接第一栅氧化层与第二栅氧化层的第三栅氧化层，多晶硅栅覆于栅氧化层，Ptop层远离场氧化层的表面高于源区N+。本申请使得Ptop层与P阱区相互错位，而在Ptop层与P阱区的错位程度逐渐增大的过程中，Ptop层与P阱区之间所寄生出的Jfet区会逐渐缩小，甚至消除，从而能够有效地减小LDMOS器件的导通电阻及相应的导通功耗。
Description
【技术领域】
本申请涉及电力电子器件技术领域，尤其涉及一种LDMOS器件及其制作方法和应用。
【背景技术】
相关技术中，LDMOS器件通常可以分为两种类型，包括基础型LDMOS器件和改进型LDMOS器件。对于基础型LDMOS器件，其只有NW(N-type well region，N阱区)，而根据Resurf(Reduced Surface Field，降低表面电场)原理可知，其NW的厚度和离子掺杂浓度均是有最优值的。对于改进型LDMOS器件，其不仅有NW，还有设于NW顶部且用来辅助NW耗尽的Ptop(P型离子注入)层，这使得其NW可以具有更高的离子掺杂浓度、更低的Ron(导通电阻)；其中，Ron与NW的离子掺杂浓度负相关。但是，由于改进型LDMOS器件引入了Ptop层，所以在Ptop层与PW(P-type well region，P阱区)之间会额外寄生出一个Jfet(Junction Field-EffectTransistor，结型场效应晶体管)区，这使得改进型LDMOS器件在导通时易产生Jfet夹断效应，反而增加了Ron，这就说明Ptop层降低Ron的作用易受到Jfet区的限制，从而导致改进型LDMOS器件的Ron仍然处于较高的范围，相应的导通功耗也较大。
因此，有必要对上述改进型LDMOS器件的结构进行改进。
【发明内容】
本申请提供了一种LDMOS器件及其制作方法和应用，旨在解决相关技术中改进型LDMOS器件的Ron仍然处于较高的范围的问题。
为了解决上述技术问题，本申请实施例第一方面提供了一种LDMOS器件，包括衬底、P阱区、N阱区、Ptop层、场氧化层、源区P+、源区N+和漏区N+；其中，所述衬底的表面沉积有相接的所述P阱区与所述N阱区，所述P阱区远离所述N阱区的表面沉积有所述源区P+和所述源区N+，所述源区P+和所述源区N+沿所述P阱区指向所述N阱区的方向依次设置，所述N阱区远离所述P阱区的表面沉积有所述漏区N+，所述N阱区的表面还沉积有所述Ptop层，所述N阱区的表面覆有遮盖所述Ptop层的所述场氧化层，所述场氧化层远离所述P阱区的端部相接于所述漏区N+，所述场氧化层和所述Ptop层靠近所述P阱区的端部与所述N阱区靠近所述P阱区的边缘相互间隔，所述N阱区为所述LDMOS器件的漂移区；
所述N阱区的表面高于所述P阱区的表面；所述LDMOS器件还包括栅氧化层和多晶硅栅；其中，所述栅氧化层包括覆于所述P阱区靠近所述N阱区的表面的第一栅氧化层、覆于所述N阱区靠近所述P阱区的表面的第二栅氧化层以及连接所述第一栅氧化层与所述第二栅氧化层的第三栅氧化层，所述多晶硅栅覆于所述栅氧化层，所述Ptop层远离所述场氧化层的表面高于所述源区N+。
本申请实施例第二方面提供了一种LDMOS器件的制作方法，包括：
获取LDMOS坯料；所述LDMOS坯料包括衬底、P阱区、N阱区、Ptop层、场氧化层、源区P+、源区N+和漏区N+；其中，所述衬底的表面沉积有相接的所述P阱区与所述N阱区，所述P阱区远离所述N阱区的表面沉积有所述源区P+和所述源区N+，所述源区P+和所述源区N+沿所述P阱区指向所述N阱区的方向依次设置，所述N阱区远离所述P阱区的表面沉积有所述漏区N+，所述N阱区的表面还沉积有所述Ptop层，所述N阱区的表面覆有遮盖所述Ptop层的所述场氧化层，所述场氧化层远离所述P阱区的端部相接于所述漏区N+，所述场氧化层和所述Ptop层靠近所述P阱区的端部与所述N阱区靠近所述P阱区的边缘相互间隔，所述N阱区为所述LDMOS器件的漂移区；
在所述P阱区靠近所述N阱区的表面、所述N阱区靠近所述P阱区的表面及所述场氧化层靠近所述P阱区的端部形成栅氧化层；
在所述栅氧化层上形成多晶硅栅；
通过刻蚀硅槽工艺将所述P阱区、所述源区P+、所述源区N+及所述栅氧化层、所述多晶硅栅与所述P阱区相应的部分整体下沉；其中，下沉后所述N阱区的表面高于所述P阱区的表面，所述栅氧化层包括覆于所述P阱区靠近所述N阱区的表面的第一栅氧化层、覆于所述N阱区靠近所述P阱区的表面的第二栅氧化层及连接所述第一栅氧化层与所述第二栅氧化层的第三栅氧化层，所述Ptop层远离所述场氧化层的表面高于所述源区N+。
本申请实施例第三方面提供了一种本申请实施例第一方面所述的LDMOS器件，或本申请实施例第二方面所述的LDMOS器件的制作方法制作的LDMOS器件在功率集成电路中的应用。
从上述描述可知，与相关技术相比，本申请的有益效果在于：
以衬底、P阱区、N阱区、Ptop层、场氧化层、源区P+、源区N+、漏区N+、栅氧化层和多晶硅栅构成LDMOS器件，并且通过刻蚀硅槽工艺将LDMOS器件的源端结构(即P阱区、源区P+、源区N+及栅氧化层、多晶硅栅与P阱区相应的部分)整体下沉，使得栅氧化层被分成三部分(即覆于P阱区靠近N阱区的表面的第一栅氧化层、覆于N阱区靠近P阱区的表面的第二栅氧化层以及连接第一栅氧化层与第二栅氧化层的第三栅氧化层)，而整体下沉的目的在于：使得N阱区的表面高于P阱区的表面，以及使得Ptop层远离场氧化层的表面高于源区N+。可以理解的是，改进型LDMOS器件正是由于其Ptop层与P阱区之间寄生出了Jfet区才导致其导通电阻较大，而本申请通过将LDMOS器件的源端结构整体下沉的方式，使得LDMOS器件的Ptop层与P阱区错位，并且在Ptop层与P阱区的错位程度逐渐增大的过程中，Ptop层与P阱区之间所寄生出的Jfet区会逐渐缩小，甚至消除，从而能够有效地减小LDMOS器件的导通电阻及相应的导通功耗。
【附图说明】
为了更清楚地说明相关技术或本申请实施例中的技术方案，下面将对相关技术或本申请实施例的描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，而并非是全部实施例，对于本领域的普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为基础型LDMOS器件的结构示意图；
图2为改进型LDMOS器件的结构示意图；
图3为改进型LDMOS器件导通时导通电流的流动路径示意图；
图4为本申请实施例提供的LDMOS器件的第一种结构示意图；
图5为本申请实施例提供的LDMOS器件的第二种结构示意图；
图6为本申请实施例提供的LDMOS器件的第三种结构示意图；
图7为本申请实施例提供的LDMOS器件的第四种结构示意图；
图8为本申请实施例提供的LDMOS器件的制作方法的流程示意图。
【具体实施方式】
为了使本申请的目的、技术方案以及优点更加的明显和易懂，下面将结合本申请实施例以及相应的附图，对本申请进行清楚、完整地描述，其中，自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。应当理解的是，下面所描述的本申请的各个实施例仅仅用以解释本申请，并不用于限定本申请，也即基于本申请的各个实施例，本领域的普通技术人员在没有做出创造性劳动的前提下所获得的所有其他实施例，都属于本申请保护的范围。此外，下面所描述的本申请的各个实施例中所涉及的技术特征只要彼此之间未构成冲突就可以相互组合。
LDMOS(Laterally Double-Diffused Metal-Oxide-Semiconductor，横向双扩散金属-氧化物-半导体)器件和MOSFET(Metal-Oxide-Semiconductor Field-EffectTransistor，金属-氧化物-半导体场效应晶体管)器件都属于比较常见的电力电子器件。与MOSFET器件相比，LDMOS器件具备增益高、线性范围宽和失真小等优点，而且LDMOS器件的Source(源区)、Bulk(体区)、Gate(栅区)和Drain(漏区)均位于晶圆的表面，这使得LDMOS器件能够更加方便地与诸多逻辑电路集成在一起以构成相应的集成电路。
相关技术中，LDMOS器件通常可以分为两种类型，包括基础型LDMOS器件和改进型LDMOS器件。对于基础型LDMOS器件，其只有NW(N-type well region，N阱区)，而根据Resurf(Reduced Surface Field，降低表面电场)原理可知，其NW的厚度和离子掺杂浓度均是有最优值的。对于改进型LDMOS器件，其不仅有NW，还有设于NW顶部且用来辅助NW耗尽的Ptop(P型离子注入)层，这使得其NW可以具有更高的离子掺杂浓度、更低的Ron(导通电阻)；其中，Ron与NW的离子掺杂浓度负相关。但是，由于改进型LDMOS器件引入了Ptop层，所以在Ptop层与PW(P-type well region，P阱区)之间会额外寄生出一个Jfet(Junction Field-EffectTransistor，结型场效应晶体管)区，这使得改进型LDMOS器件在导通时易产生Jfet夹断效应，反而增加了Ron，这就说明Ptop层降低Ron的作用易受到Jfet区的限制，从而导致改进型LDMOS器件的Ron仍然处于较高的范围，相应的导通功耗也较大。为此，本申请实施例提供了一种LDMOS器件，且该LDMOS器件可以与诸多逻辑电路集成在一起以构成相应的集成电路，比如构成功率集成电路等。
在对本申请实施例提供的LDMOS器件进行详细阐述之前，请参阅图1、图2和图3，先对现有的基础型LDMOS器件和改进型LDMOS器件的结构进行简要说明；其中，图1为基础型LDMOS器件的结构示意图，图2为改进型LDMOS器件的结构示意图，图3为改进型LDMOS器件导通时导通电流的流动路径示意图，且在这三幅附图中，NW表示N阱区，PW表示P阱区，Psub(P-type substrate)表示p型衬底，FOX(Field Oxide)表示场氧化层，Poly(Polysilicon)层表示多晶硅层，GOX(Gate oxide)表示栅氧化层，Ptop层表示P型离子注入层，Jfet区表示结型场效应区，PWC(P-type well region channel)表示P阱区沟道，本文将此P阱区沟道简称为P沟道。
如图1所示，基础型LDMOS器件包括N阱区、P阱区、P型衬底、场氧化层、多晶硅层、P沟道、栅氧化层、源区P+(位于P阱区侧)、源区N+(位于P阱区侧)和漏区N+(位于N阱区侧)；其中，P阱区与P型衬底短接，P阱区与多晶硅层之间形成有栅氧化层，源区N+靠近N阱区的边缘与P阱区靠近N阱区的边缘之间的区域为P沟道，P阱区通过源区P+引出以作为Bulk端，P阱区通过源区N+引出以作为源极，N阱区通过漏区N+引出以作为漏极，多晶硅层与P阱区相对应的部分作为栅极，多晶硅层覆于场氧化层的部分或与N阱区相对应的部分(即除去作为栅极的部分)构成Resurf结构，N阱区作为LDMOS器件的漂移区，且N阱区的长度决定了LDMOS器件的耐压特性，即N阱区的长度越长，LDMOS器件的耐压性能越高，但是LDMOS器件的导通电阻也越大，相应的导通功耗也越大。
具体地，场氧化层的材料可以包括但不限于SiO2(Silicon dioxide，二氧化硅)和SiN(Silicon nitride，氮化硅)，其作用是降低LDMOS器件源端及漏端的边缘区域的电场强度。P型衬底的材料可以包括但不限于Si(silicon，硅)和SiC(silicon carbide，碳化硅)。P阱区为P型离子掺杂，所掺杂的P型离子可以包括但不限于B(Boron，硼)和Al(Aluminium，铝)。源区P+为P型离子重掺杂，所重掺杂的P型离子可以包括但不限于B、Al和BF2(氟硼酸根)。N阱区为N型离子掺杂，所掺杂的N型离子可以包括但不限于N(nitrogen，氮)和P(Phosphorus，磷)。源区N+和漏区N+均为N型离子重掺杂，所重掺杂的N型离子可以包括但不限于P和As(Arsenic，砷)。
如图2所示，改进型LDMOS器件的结构与基础型LDMOS器件相似，其除了包括N阱区、P阱区、P型衬底、场氧化层、多晶硅层、P沟道、栅氧化层、源区P+、源区N+和漏区N+以外，还包括位于N阱区与场氧化层之间的P型离子注入层，顾名思义，P型离子注入层即为P型离子掺杂，且所掺杂的P型离子可以包括但不限于B和Al。
具体地，P型离子注入层的引入，可以辅助高压时的N阱区耗尽，从而可以在N阱区(即漂移区)长度不变的条件下，增加N阱区的离子掺杂浓度，并且保持LDMOS器件的击穿电压不变；可以理解，由于导通电阻与N阱区的离子掺杂浓度负相关，所以当N阱区的离子掺杂浓度增加后，LDMOS器件的导通电阻降低，相应的导通功耗也降低。但是，在引入P型离子注入层后，P型离子注入层与P阱区之间会寄生出一个结型场效应区，那么在N阱区的离子掺杂浓度增加后，由于N阱区与结型场效应区相应的位置缺少P型离子注入层的辅助耗尽，所以结型场效应区的长度通常都比较短，而且在高压导通时，P阱区及P型离子注入层的耗尽区会同时向结型场效应区展宽，这就导致结型场效应区的长度在高压导通时将会变得更窄，而过窄的结型场效应区会影响如图3所示的导通电流的流动(在图3中，多个带箭头的实线即为导通电流的流动路径，箭头的方向即为导通电流的流动方向，且导通电流从漏区N+流入，从源区N+流出，其流动路径为：漏区N+→N阱区→结型场效应区→P沟道→源区N+)，反而增加了LDMOS器件的导通电阻及相应的导通功耗，甚至当结型场效应区因工艺偏差而进一步缩窄时，LDMOS器件在高压导通时容易因结型场效应区的夹断效应而被夹断，从而出现完全不能导通的现象，这也正是本申请实施例设计一种LDMOS器件的诱因所在。
请参阅图4，图4为本申请实施例提供的LDMOS器件的第一种结构示意图；其中，图4中的编号31表示源区P+，编号32表示源区N+，编号33表示漏区N+，然而为了避免引起歧义，本文中的源区P+、源区N+和漏区N+不再附带编号，将直接以源区P+、源区N+和漏区N+表示。从图4中可以看出，本申请实施例提供的LDMOS器件包括衬底10、P阱区21、N阱区22、Ptop层40、场氧化层50、源区P+、源区N+和漏区N+；其中，衬底10的表面沉积有相接的P阱区21与N阱区22，P阱区21远离N阱区22的表面沉积有源区P+和源区N+，源区P+和源区N+沿P阱区21指向N阱区22的方向依次设置，N阱区22远离P阱区21的表面沉积有漏区N+，N阱区22的表面还沉积有Ptop层40，N阱区22的表面覆有遮盖Ptop层40的场氧化层50，场氧化层50远离P阱区21的端部相接于漏区N+，场氧化层50和Ptop层40靠近P阱区21的端部与N阱区22靠近P阱区21的边缘相互间隔，源区N+与P阱区21靠近N阱区22的边缘之间的区域为P沟道80，N阱区22为LDMOS器件的漂移区。
进一步地，本实施例中N阱区22的表面高于P阱区21的表面，且本实施例提供的LDMOS器件还包括栅氧化层60和多晶硅栅70；其中，栅氧化层60包括覆于P阱区21靠近N阱区22的表面的第一栅氧化层61、覆于N阱区22靠近P阱区21的表面的第二栅氧化层62以及连接第一栅氧化层61与第二栅氧化层62的第三栅氧化层63，多晶硅栅70覆于栅氧化层60，Ptop层40远离场氧化层50的表面高于源区N+。此处，有必要进行说明，本实施例中N阱区22的表面高于P阱区21的表面，且Ptop层40远离场氧化层50的表面高于源区N+，是通过将LDMOS器件的源端结构整体下沉的方式；其中，实现整体下沉的方式可以包括但不限于刻蚀硅槽工艺，而LDMOS器件的源端结构具体指的是P阱区21、源区P+、源区N+及栅氧化层60、多晶硅栅70与P阱区21相应的部分。
在实际应用中，本实施例提供的LDMOS器件导通时导通电流的流动路径可以参见图4中多个带箭头的实线，这些箭头所指的方向即为导通电流的流动方向，且导通电流从漏区N+流入，从源区N+流出，其流动路径为：漏区N+→N阱区22→P沟道80→源区N+。由此可见，本实施例中的导通电流在流动时并未经过Ptop层40与P阱区21之间的区域，这就意味着即使Ptop层40与P阱区21之间的区域是Jfet区，也不会对导通电流的流动造成影响。
本实施例以衬底10、P阱区21、N阱区22、Ptop层40、场氧化层50、源区P+、源区N+、漏区N+、栅氧化层60和多晶硅栅70构成LDMOS器件，并且通过刻蚀硅槽工艺将LDMOS器件的源端结构整体下沉，使得栅氧化层60被分成三部分(即覆于P阱区21靠近N阱区22的表面的第一栅氧化层61、覆于N阱区22靠近P阱区21的表面的第二栅氧化层62以及连接第一栅氧化层61与第二栅氧化层62的第三栅氧化层63)，而整体下沉的目的在于：使得N阱区22的表面高于P阱区21的表面，以及使得Ptop层40远离场氧化层50的表面高于源区N+。可以理解的是，改进型LDMOS器件正是由于其Ptop层与P阱区之间寄生出了Jfet区才导致其导通电阻较大，而本实施例通过将LDMOS器件的源端结构整体下沉的方式，使得LDMOS器件的Ptop层40与P阱区21错位，并且在Ptop层40与P阱区21的错位程度逐渐增大的过程中，Ptop层40与P阱区21之间所寄生出的Jfet区会逐渐缩小，甚至消除，从而能够有效地减小LDMOS器件的导通电阻及相应的导通功耗。
作为一种实施方式，请进一步参阅图5，图5为本申请实施例提供的LDMOS器件的第二种结构示意图；其中，图5中多个带箭头的实线即为LDMOS器件导通时导通电流的流动路径。多晶硅栅70可以包括覆于第一栅氧化层61的第一多晶硅栅71、覆于第二栅氧化层62的第二多晶硅栅72和覆于第三栅氧化层63的第三多晶硅栅73。在此基础上，Ptop层40靠近场氧化层50的表面可以高于第一多晶硅栅71靠近P阱区21的表面，Ptop层40远离场氧化层50的表面可以低于第一多晶硅栅71靠近P阱区21的表面，即第一多晶硅栅71靠近P阱区21的表面位于Ptop层40靠近场氧化层50的表面与Ptop层40远离场氧化层50的表面之间。可以理解的是，本实施方式中LDMOS器件的源端结构并未完全下沉至Ptop层40远离场氧化层50的表面之下，此时虽然Ptop层40与P阱区21之间寄生出了Jfet区90，但是所寄生出的Jfet区90相较改进型LDMOS器件较小，即本实施方式中LDMOS器件的导通电阻及相应的导通功耗仍然优于改进型LDMOS器件。
前文中提到，将LDMOS器件的源端结构进行整体下沉的方式可以采用刻蚀硅槽工艺，而所刻蚀的硅槽越深，对刻蚀工艺的要求也就越高，因此在其它实施方式中，仍然参阅图4，Ptop层40远离场氧化层50的表面可以与第一多晶硅栅71远离P阱区21的表面平齐，此时所刻蚀的硅槽并不是很深，且Ptop层40与P阱区21之间也已完全错开，即Ptop层40与P阱区21之间的区域不会寄生出Jfet区90，或者是说，不会产生Jfet夹断效应，从而能够得到最优的刻蚀工艺条件和理想的导通电阻；此外，该实施方式中N阱区22的深度可以为4～20μm，Ptop层40的厚度可以为1～4μm。
作为另一种实施方式，请进一步参阅图6，图6为本申请实施例提供的LDMOS器件的第三种结构示意图；其中，图6中多个带箭头的实线即为LDMOS器件导通时导通电流的流动路径。本实施方式中Ptop层40远离场氧化层50的表面可以与第一栅氧化层61靠近P阱区21的表面平齐，这也属于Ptop层40与P阱区21之间完全错开的情形。
作为又一种实施方式，请进一步参阅图7，图7为本申请实施例提供的LDMOS器件的第四种结构示意图；其中，图7中多个带箭头的实线即为LDMOS器件导通时导通电流的流动路径。本实施方式中Ptop层40靠近P阱区21的端部可以直接相接于第三栅氧化层63，即通过刻蚀硅槽工艺将LDMOS器件的源端结构进行整体下沉时，硅槽的位置直接刻蚀到Ptop层40靠近P阱区21的端部，使得Ptop层40靠近P阱区21的端部直接与第三栅氧化层63相接，从而消除Ptop层40与P阱区21之间的区域，进而防止在Ptop层40与P阱区21之间的区域寄生出Jfet区90，而且这种结构对P阱区21与N阱区22之间的overlay(交错叠加)也可以有更大的容差。
应当理解的是，上述实施方式仅作为本申请实施例的优选实现，并非是本申请实施例对LDMOS器件源端结构的下沉形式的唯一限定；对此，本领域技术人员可以在本申请实施例的基础上，根据实际应用场景进行灵活设定。
请参阅图8，图8为本申请实施例提供的LDMOS器件的制作方法的流程示意图。本申请实施例还提供了一种LDMOS器件的制作方法，用于制作本申请实施例提供的LDMOS器件，且该制作方法包括如下步骤801至804。
步骤801、获取LDMOS坯料。
在本申请实施例中，制作LDMOS器件时，需要先获取LDMOS坯料，且LDMOS坯料包括衬底10、P阱区21、N阱区22、Ptop层40、场氧化层50、源区P+、源区N+和漏区N+；其中，衬底10的表面沉积有相接的P阱区21与N阱区22，P阱区21远离N阱区22的表面沉积有源区P+和源区N+，源区P+和源区N+沿P阱区21指向N阱区22的方向依次设置，N阱区22远离P阱区21的表面沉积有漏区N+，N阱区22的表面还沉积有Ptop层40，N阱区22的表面覆有遮盖Ptop层40的场氧化层50，场氧化层50远离P阱区21的端部相接于漏区N+，场氧化层50和Ptop层40靠近P阱区21的端部与N阱区22靠近P阱区21的边缘相互间隔，源区N+与P阱区21靠近N阱区22的边缘之间的区域为P沟道80，N阱区22为LDMOS器件的漂移区。
步骤802、在P阱区靠近N阱区的表面及N阱区靠近P阱区的表面形成栅氧化层。
在本申请实施例中，获取到LDMOS坯料后，还需要在P阱区21靠近N阱区22的表面及N阱区22靠近P阱区21的表面形成栅氧化层60。
步骤803、在栅氧化层上形成多晶硅栅。
在本申请实施例中，形成栅氧化层60后，还需要在栅氧化层60上形成多晶硅栅70。
步骤804、通过刻蚀硅槽工艺将P阱区、源区P+、源区N+及栅氧化层、多晶硅栅与P阱区相应的部分整体下沉。
在本申请实施例中，在栅氧化层60上形成多晶硅栅70后，还需要通过刻蚀硅槽工艺将源端结构(即P阱区21、源区P+、源区N+及栅氧化层60、多晶硅栅70与P阱区21相应的部分)整体下沉；其中，下沉后N阱区22的表面高于P阱区21的表面，栅氧化层60被分为了三个部分(也即覆于P阱区21靠近N阱区22的表面的第一栅氧化层61、覆于N阱区22靠近P阱区21的表面的第二栅氧化层62及连接第一栅氧化层61与第二栅氧化层62的第三栅氧化层63)，且Ptop层40远离场氧化层50的表面高于源区N+。
本申请实施例通过将LDMOS器件的源端结构整体下沉的方式，使得LDMOS器件的Ptop层40与P阱区21错位，并且在Ptop层40与P阱区21的错位程度逐渐增大的过程中，Ptop层40与P阱区21之间所寄生出的Jfet区会逐渐缩小，甚至消除，从而能够有效地减小LDMOS器件的导通电阻及相应的导通功耗。
需要说明的是，本申请内容中的各个实施例均采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似的部分互相参见即可。对于产品类实施例而言，由于其与方法类实施例相似，所以描述的比较简单，相关之处参见方法类实施例的部分说明即可。
还需要说明的是，在本申请内容中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。
对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本申请内容。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本申请内容中所定义的一般原理可以在不脱离本申请内容的精神或范围的情况下，在其它实施例中实现。因此，本申请内容将不会被限制于本申请内容所示的这些实施例，而是要符合与本申请内容所公开的原理和新颖特点相一致的最宽的范围。
Claims (10)
1.一种LDMOS器件，包括衬底、P阱区、N阱区、Ptop层、场氧化层、源区P+、源区N+和漏区N+；其中，所述衬底的表面沉积有相接的所述P阱区与所述N阱区，所述P阱区远离所述N阱区的表面沉积有所述源区P+和所述源区N+，所述源区P+和所述源区N+沿所述P阱区指向所述N阱区的方向依次设置，所述N阱区远离所述P阱区的表面沉积有所述漏区N+，所述N阱区的表面还沉积有所述Ptop层，所述N阱区的表面覆有遮盖所述Ptop层的所述场氧化层，所述场氧化层远离所述P阱区的端部相接于所述漏区N+，所述场氧化层和所述Ptop层靠近所述P阱区的端部与所述N阱区靠近所述P阱区的边缘相互间隔，所述N阱区为所述LDMOS器件的漂移区；
其特征在于，所述N阱区的表面高于所述P阱区的表面；所述LDMOS器件还包括栅氧化层和多晶硅栅；其中，所述栅氧化层包括覆于所述P阱区靠近所述N阱区的表面的第一栅氧化层、覆于所述N阱区靠近所述P阱区的表面的第二栅氧化层以及连接所述第一栅氧化层与所述第二栅氧化层的第三栅氧化层，所述多晶硅栅覆于所述栅氧化层，所述Ptop层远离所述场氧化层的表面高于所述源区N+。
2.如权利要求1所述的LDMOS器件，其特征在于，所述Ptop层远离所述场氧化层的表面与所述第一栅氧化层靠近所述P阱区的表面平齐。
3.如权利要求1所述的LDMOS器件，其特征在于，所述多晶硅栅包括覆于所述第一栅氧化层的第一多晶硅栅、覆于所述第二栅氧化层的第二多晶硅栅和覆于所述第三栅氧化层的第三多晶硅栅。
4.如权利要求3所述的LDMOS器件，其特征在于，所述Ptop层远离所述场氧化层的表面与所述第一多晶硅栅远离所述P阱区的表面平齐。
5.如权利要求3所述的LDMOS器件，其特征在于，所述Ptop层靠近所述场氧化层的表面高于所述第一多晶硅栅靠近所述P阱区的表面，所述Ptop层远离所述场氧化层的表面低于所述第一多晶硅栅靠近所述P阱区的表面。
6.如权利要求1所述的LDMOS器件，其特征在于，所述Ptop层靠近所述P阱区的端部相接于所述第三栅氧化层。
7.如权利要求1-6任一项所述的LDMOS器件，其特征在于，所述N阱区的深度为4～20μm，所述Ptop层的厚度为1～4μm。
8.如权利要求1-6任一项所述的LDMOS器件，其特征在于，所述衬底为硅衬底或碳化硅衬底，所述场氧化层的材料为二氧化硅或氮化硅。
9.一种LDMOS器件的制作方法，其特征在于，包括：
获取LDMOS坯料；所述LDMOS坯料包括衬底、P阱区、N阱区、Ptop层、场氧化层、源区P+、源区N+和漏区N+；其中，所述衬底的表面沉积有相接的所述P阱区与所述N阱区，所述P阱区远离所述N阱区的表面沉积有所述源区P+和所述源区N+，所述源区P+和所述源区N+沿所述P阱区指向所述N阱区的方向依次设置，所述N阱区远离所述P阱区的表面沉积有所述漏区N+，所述N阱区的表面还沉积有所述Ptop层，所述N阱区的表面覆有遮盖所述Ptop层的所述场氧化层，所述场氧化层远离所述P阱区的端部相接于所述漏区N+，所述场氧化层和所述Ptop层靠近所述P阱区的端部与所述N阱区靠近所述P阱区的边缘相互间隔，所述N阱区为所述LDMOS器件的漂移区；
在所述P阱区靠近所述N阱区的表面及所述N阱区靠近所述P阱区的表面形成栅氧化层；
在所述栅氧化层上形成多晶硅栅；
通过刻蚀硅槽工艺将所述P阱区、所述源区P+、所述源区N+及所述栅氧化层、所述多晶硅栅与所述P阱区相应的部分整体下沉；其中，下沉后所述N阱区的表面高于所述P阱区的表面，所述栅氧化层包括覆于所述P阱区靠近所述N阱区的表面的第一栅氧化层、覆于所述N阱区靠近所述P阱区的表面的第二栅氧化层及连接所述第一栅氧化层与所述第二栅氧化层的第三栅氧化层，所述Ptop层远离所述场氧化层的表面高于所述源区N+。
10.一种如权利要求1-8任一项所述的LDMOS器件，或如权利要求9所述的LDMOS器件的制作方法制作的LDMOS器件在功率集成电路中的应用。
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|---|---|---|---|
| CN202210545637.3A CN115132822A (zh) | 2022-05-19 | 2022-05-19 | 一种ldmos器件及其制作方法和应用 |
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| Application Number | Priority Date | Filing Date | Title |
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| US20070034944A1 (en) * | 2005-08-12 | 2007-02-15 | Shuming Xu | Power LDMOS transistor |
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2022
- 2022-05-19 CN CN202210545637.3A patent/CN115132822A/zh active Pending
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