CN102983166B - 一种多栅极高压场效应晶体管 - Google Patents

Abstract

本发明提供一种高压场效应晶体管，其包括衬体区、自衬体区上表面向下延伸至所述衬体区内的衬体接触、自衬体区上表面向下延伸至所述衬体区内的源极、与衬体区相互间隔的漏极，以及位于漏极和衬体区之间的漂移区，所述源极位于所述衬体接触和所述漏极之间。所述高压场效应晶体管还包括位于源极和漏极之间且位于漂移区和衬体区上方的复数个栅氧层以及位于对应栅极层上的复数个栅极。这样，上述高压场效应晶体管单元作为功率开关，其可以在不增加功率开关的版图面积的前提下，减小功率开关的导通电阻，从而减小其导通时的导通功率损耗。

Description

一种多栅极高压场效应晶体管

【技术领域】

本发明涉及半导体领域，特别涉及一种多栅极高压场效应晶体管。

【背景技术】

高压场效应晶体管被广泛用作功率开关。在很多功率开关应用中，导通电阻是其重要的指标，减小导通电阻有助于减小开关导通时的导通功率损耗。功率开关的导通功率损耗为I_ON ².R_ON，其中I_ON为功率开关的导通电流，R_ON为功率开关的导通电阻。可见，导通电阻越小，导通功率损耗越小。现有技术中，通过并联更多场效应晶体管单元，增加等效宽度，以减小导通电阻，但这样会增加芯片面积，从而增加芯片成本。

请参考图1所示，其为现有技术中高压场效应晶体管的结构示意图。该高压场效应晶体管为高压NMOS（N-TypeMental-Oxide-Semiconductor）晶体管，其包括深N阱DN、自深N阱DN上表面向下延伸至深N阱DN内的P阱PW、自P阱PW上表面向下延伸至P阱PW内的第一N+有源区、自P阱PW上表面向下延伸至P阱PW内的P+有源区、自深N阱DN上表面向下延伸至深N阱DN内的第二N+有源区，P阱PW与第二N+有源区相互间隔，第一N+有源区位于P+有源区和第二N+有源区之间,其中，深N阱DN的上表面、P阱PW的上表面和晶圆的上表面为同一平面。所述高压场效应晶体管还包括形成于所述晶片上方且位于第一N+有源区和第二N+有源区之间的栅氧层和场氧层，以及形成于所述栅氧层上方的栅极。其中，所述栅氧层的一侧紧邻所述第一N+有源区，另一侧紧邻所述场氧层，所述第二N+有源区紧邻所述场氧层。

所述P阱PW和所述N阱DN的掺杂浓度低，所述P+有源区和N+有源区的掺杂浓度高。所述P+有源区形成衬体接触，第一N+有源区形成源极，所述P阱PW形成衬体区，所述第二N+有源区形成漏极，位于第二N+有源区（即漏极）和P阱PW（衬体区）之间的深N阱DN（漂移区）用于实现漏极对衬体的高耐压。所述栅氧层覆盖位于第一N+有源区和第二N+有源区之间的P阱PW的上表面，其中部分第一栅氧层延伸至位于第二N+有源区和P阱PW之间的漂移区的上表面。所述栅氧层下方的P阱PW形成沟道。所述栅极用于控制该高压场效应晶体管的导通或者关断。所述场氧层位于所述栅极与漏极（即第二N+有源区）之间，其厚度大于所述栅氧层的厚度，其目的在于当栅极电压等于源极电压而关断场效应晶体管时，所述场氧层承受漏极至栅极的耐压。现有技术中，由于漏极区域存在轻掺杂漂移区N阱DN，其电子浓度相对于第二N+有源区的电子浓度较低，所以其电阻率相比重掺杂区第二N+有源区（漏极）要大很多，对于该高压NMOS晶体管的导通电阻来说，相当于串联了较大的漏极电阻，从而使其导通时的导通功率损耗较大。

因此，有必要提供一种改进的技术方案来克服上述问题。

【发明内容】

本发明的目的在于提供一种多栅极高压场效应晶体管，其可以减小高压场效应晶体管作为功率开关使用时的导通电阻，从而减小其导通时的导通功率损耗。

为了解决上述问题，本发明提供一种高压场效应晶体管，其包括衬体区、自衬体区上表面向下延伸至所述衬体区内的衬体接触、自衬体区上表面向下延伸至所述衬体区内的源极、与衬体区相互间隔的漏极，以及位于漏极和衬体区之间的漂移区，所述源极位于所述衬体接触和所述漏极之间。所述高压场效应晶体管还包括位于源极和漏极之间且位于漂移区和衬体区上方的复数个栅氧层以及位于对应栅极层上的复数个栅极。

进一步的，紧邻所述源极的栅极下方的衬体区形成沟道，用于控制所述高压场效应晶体管的导通和截至，其余栅极下方为漂移区，用于控制所述高压场效应晶体管实现更小的导通电阻。

更进一步的，从源极到漏极的各个栅氧层的厚度依次变厚。

更进一步的，从源极到漏极的各个栅极下方对应的漂移区的掺杂浓度逐渐增加。

更进一步的，各个栅极下方对应的漂移区的掺杂深度深于漏极的掺杂深度。

更进一步的，所述漂移区为深N阱，所述衬体区为P阱，所述衬体接触为P+有源区，所述源极为N+有源区，所述漏极为P+有源区。

更进一步的，当控制开启所述高压场效应晶体管时，控制从源极到漏极的各个栅极的电压依次从低电平跳变为高电平；当控制关断所述高压场效应晶体管时，控制从源极到漏极的各个栅极的电压依次从高电平跳变为低电平。

更进一步的，从源极到漏极的各个栅极上施加的高电平的电压值依次增大。

更进一步的，所述漂移区为深P阱，所述衬体区为N阱，所述衬体接触为N+有源区，所述源极为P+有源区，所述漏极为P+有源区。

更进一步的，当控制开启所述高压场效应晶体管时，控制从源极到漏极的各个栅极的电压依次从高电平跳变为低电平；当控制关断所述高压场效应晶体管时，控制从源极到漏极的各个栅极的电压依次从低电平跳变为高电平。

与现有技术相比，本发明采用一个高压场效应晶体管单元作为功率开关，其可以在不增加功率开关的版图面积的前提下，减小功率开关的导通电阻，从而减小其导通时的导通功率损耗。

【附图说明】

为了更清楚地说明本发明实施例的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其它的附图。其中：

图1为现有技术中高压场效应晶体管的结构示意图；

图2为本发明中的多栅极高压NMOS晶体管在一个实施例中的结构示意图；

图3为本发明中的高压NMOS晶体管在另一个实施例中的结构示意图；

图4为对图3中的高压NMOS晶体管进行开关控制时，各栅极上的控制电压在一个实施例中的波形时序图；

图5为本发明中的高压NMOS晶体管在另一个实施例中的结构示意图；

图6其为本发明中的高压PMOS晶体管在一个实施例中的结构示意图；

图7为对图6中的高压PMOS晶体管进行开关控制时，各栅极上的控制电压在一个实施例中的波形时序图；和

图8为本发明中的高压PMOS晶体管在另一个实施例中的结构示意图。

【具体实施方式】

为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图和具体实施方式对本发明作进一步详细的说明。

此处所称的“一个实施例”或“实施例”是指可包含于本发明至少一个实现方式中的特定特征、结构或特性。在本说明书中不同地方出现的“在一个实施例中”并非均指同一个实施例，也不是单独的或选择性的与其他实施例互相排斥的实施例。除非特别说明，本文中的连接、相连、相接的表示电性连接的词均表示直接或间接电性相连。

本发明采用一个高压场效应晶体管单元作为功率开关，其具有多栅极控制端，以实现在不增加功率开关的版图面积的前提下，减小功率开关的导通电阻，从而减小其导通时的导通功率损耗。

下面先以多栅极高压NMOS晶体管为例进行介绍。

请参考图2所示，其为本发明中的多栅极高压NMOS晶体管(或称NMOS场效应晶体管)在一个实施例中的结构示意图。所述高压NMOS晶体管为双栅极高压NMOS晶体管，其包括深N阱DN、自所述深N阱DN的上表面向下延伸至所述深N阱DN内的P阱PW、自所述P阱PW上表面向下延伸至所述P阱PW内的P+有源区、自所述P阱PW上表面向下延伸至所述P阱PW内的第一N+有源区、自所述深N阱DN上表面向下延伸至所述深N阱DN内的第二N+有源区，所述P阱PW和所述第二N+有源区相互间隔，所述第一N+有源区位于所述P+有源区和所述第二N+有源区之间，其中所述深N阱DN的上表面和所述P阱PW的上表面与晶圆的上表面为同一平面。所述P阱PW和所述深N阱DN的掺杂浓度低于所述P+有源区和所述N+有源区的掺杂浓度。其中，所述P+有源区形成衬体接触，所述第一N+有源区形成源极，所述P阱PW形成衬体区，所述第二N+有源区形成漏极，N阱DN形成漂移区，其中第二N+有源区（即漏极）和P阱PW（衬体区）之间的漂移区用于实现漏极对衬体的高耐压。

在本实施例中，所述高压NMOS晶体管还包括位于所述第一N+有源区和第二N+有源区之间且位于衬体区和漂移区上方的第一栅氧层和第二栅氧层，以及设置于所述第一栅氧层上方的第一栅极，设置于所述第二栅氧层上方的第二栅极，其中，第二栅氧层比第一栅氧层的厚度更厚。

所述第一栅氧层覆盖位于第一N+有源区和第二N+有源区之间的P阱PW的上表面，其中部分第一栅氧层延伸至漂移区。所述第一栅氧层下方的P阱PW形成沟道。所述第二栅氧层位于第一栅极与漏极（即第二N+有源区）之间，其厚度大于所述第一栅氧层的厚度，其目的在于当第一栅极电压等于源极电压而关断场效应晶体管时，所述第二栅氧层承受漏极至栅极的耐压。

所述第一栅极用于控制所述高压NMOS晶体管的导通或者截至，所述第二栅极用于控制所述高压NMOS晶体管实现更小的导通电阻。例如，通过对第一栅极施加高电平以控制导通该高压NMOS晶体管后，通过对第二栅极施加高电平以产生电场，吸引更多电子到第二栅极下方的N阱DN（漂移区）的上表面，增加电子浓度，以减小漂移区的电阻，从而实现更小导通电阻。需要注意的是，在对所述高压NMOS晶体管进行开启、关断控制时，需要对第一栅极和第二栅极进行时序控制。当控制开启该高压NMOS晶体管时，先控制第一栅极的电压由低电平跳变为高电平，以使所述高压NMOS晶体管导通，延迟一段时间后，再控制第二栅极的电压由低电平跳变为高电平，以减小导通电阻，从而完成对所述高压NMOS晶体管的开启控制。当控制关断高压NMOS晶体管时，先控制第二栅极的电压由高电平跳变为低电平（即等于源极电压或低于源极电压）,以增加导通电阻，延迟一段时间后，再控制第一栅极的电压由高电平跳变为低电平，以截至所述高压NMOS晶体管，从而完成对所述高压NMOS晶体管的关断控制。这样做的目的是为了维持漏极（第二N+有源区）相对栅极的高耐压，否则，当第一栅极的电压为低电平(比如地电平)且第二栅极的电压为高电平时，导致第二栅极下方的N阱DN（漂移区）靠近第一栅极侧的电压相对第一栅极电压太高，从而将第一栅极下靠近第二栅极侧的栅氧层击穿，导致器件损坏。

需要解释的是，对于NMOS晶体管，其源极和衬体一般接在一起并连接一个低电平(比如地)，之后在其栅极为低电平时，所述NMOS晶体管截止，在其栅极为高电平(此时栅源电压高于NMOS晶体管的导通阈值)时，所述NMOS晶体管导通，这些都是公知常识，此处不再详细介绍。此例中的高电平和低电平都是相对的，栅极为高电平时，栅源电压高于NMOS晶体管的导通阈值，栅极为低电平是，栅源电压低于NMOS晶体管的导通阈值。

请参考图3所示，其为本发明中的高压NMOS晶体管在另一个实施例中的结构示意图。该高压NMOS晶体管为具有三个栅极的高压NMOS晶体管。其与图2的区别在于，图3所示的高压场效应晶体管包括位于第一N+有源区和第二N+有源区之间且位于衬体区和漂移区上方的第一栅氧层、第二栅氧层和第三栅氧层，以及设置于第一栅氧层上方的第一栅极，设置于第二栅氧层上方的第二栅极，设置于第三栅氧层上方的第三栅极。从源极到漏极的三个栅氧层的厚度依次变厚，即所述第一栅氧层最薄，所述第二栅氧层较厚，第三栅氧层最厚。其中，图3所示的第一栅极和第一栅氧层与图2中的第一栅极和第一栅氧层相同。

所述第一栅极用于控制所述高压NMOS晶体管的导通或者关断，所述第二栅极和第三栅极用于控制所述高压NMOS晶体管实现更小的导通电阻。例如，通过对第一栅极施加高电平以控制导通该高压NMOS晶体管后，通过对第二栅极和第三栅极施加高电平以产生电场，吸引更多电子到第二栅极下方和第三栅极下方的N阱DN（漂移区）的上表面，增加电子浓度，以减小漂移区的电阻，从而实现更小导通电阻。

与图2所示的高压NMOS晶体管相似，在对图3所示的高压NMOS晶体管进行开启、关断控制时，需要对第一栅、第二栅极和第三栅极进行时序控制。当控制开启该高压NMOS晶体管时，先控制第一栅极的电压由低电平跳变为高电平，以使所述高压NMOS晶体管导通，延迟一段时间后，控制第二栅极的电压由低电平跳变为高电平，以减小该高压NMOS晶体管的导通电阻，再延时一段时间后，控制第三栅极的电压由低电平跳变为高电平，以进一步减小该高压NMOS晶体管的导通电阻，从而完成对所述高压NMOS晶体管的开启控制。当控制关断高压NMOS晶体管时，先控制第三栅极的电压由高电平跳变为低电平（该低电平等于源极电压或低于源极电压）,以增加该NMOS晶体管的导通电阻，延迟一段时间后，控制第二栅极的电压由高电平跳变为低电平，以进一步增加该NMOS晶体管的导通电阻，再延迟一段时间后，控制第一栅极的电压由高电平跳变为低电平，以截止所述高压NMOS晶体管，从而完成对所述高压NMOS晶体管的关断控制。这样做的目的也是为了维持漏极（第二N+有源区）相对栅极的高耐压，避免器件损坏。

在一个优选的实施例中，图3所示的第一栅极、第二栅极和第三栅极上各自施加的高电平的电压值并不相同，第一栅极上施加的高电平的电压值最低，第二栅极上施加的高电平的电压值较高，第三栅极上施加的高电平的电压值最高，即从源极到漏极的三个栅极上各自施加的高电平的电压值依次变大。这是由于栅氧层越厚，其对应的栅极耐压越高，可以采用在栅极上施加较高的电压进一步降低导通电阻，但每个栅极上施加的高电平的电压值不能高于其下栅氧层所能承受的最高电压。

请参考图4所示，其为对图3中的高压NMOS晶体管进行开关控制时，各栅极上的控制电压在一个实施例中的波形时序图。G1为第一栅极上施加的第一控制电压，G2为第二栅极上施加的第二控制电压，G3为第三栅极上施加的第三控制电压。其中第一栅极上施加的第一控制电压G1的高电平的电压值最低，第二栅极上施加的第二控制电压G2的高电平的电压值较高，第三栅极上施加的第三控制电源G3的高电平的电压值最高。

当第一控制电压G1、第二控制电压G2、第三控制电压G3都为高电平时，所述高压NMOS晶体管的导通电阻最小；当第一控制电压G1、第二控制电压G2为高电平、第三控制电压G3为低电平时，所述高压NMOS晶体管的导通电阻较大；当第一控制电压G1为高电平，第二控制电压G2为低，第三控制电压为低电平时，所述高压NMOS晶体管导通电阻更大;当第一控制电压G1、第二控制开关G2、第三控制开关G3都为低电平时，所述高压NMOS晶体管不导通，理想情况其电阻为无穷大。优选的实施方案中，所述第一栅极上的第一控制电压G1跳变为高电平和所述第二栅极上的第二控制电压G2跳变为高电平之间的延迟时间尽量短，这样，所述高压NMOS晶体管导通电阻小的时间更长，功率损耗更小，但为了不影响所述高压NMOS晶体管的栅极和漏极之间的耐压，第二控制电压G2开始跳变为高电平的时刻需在第一控制电压G1跳变为高电平之后，第三控制电压G3开始跳变为高电平的时刻需在第二控制电压G2跳变为高电平之后。

请参考图5所示，其为本发明中的高压NMOS晶体管在另一个实施例中的结构示意图。该高压NMOS晶体管也为具有三个栅极的高压NMOS晶体管，其与图3的区别在于，从源极到漏极的三个栅极下方各自对应的漂移区的掺杂浓度逐渐增加。具体为，第一栅氧层下的漂移区（如横线填充图形所示）被称为第一漂移区，其掺杂浓度较低，其掺杂浓度可以与所述深N阱DN的掺杂浓度一样，也可以比所述深N阱DN的掺杂浓度高。第二栅氧下的漂移区（如斜网格线填充区所示）被称为第二漂移区，其掺杂浓度比第一漂移区的掺杂浓度高。第三栅氧下的漂移区（如横竖网格线填充区所示）被称为第三漂移区，其掺杂浓度比第二漂移区的掺杂浓度高。这三个漂移区内的掺杂类型都为N型，与漏极（第二N+有源区）的掺杂类型相同，越靠近漏极的漂移区掺杂浓度越高，但都小于漏极的掺杂浓度。对于相同栅极电压，栅极下方的漂移区掺杂浓度越高，该漂移区的电子浓度越高，越有利于减小所述NMOS晶体管的导通电阻。这种渐变式的掺杂浓度有利于维持较高的漏极对衬体区耐压，但同时具有较低导通电阻的优点。可以通过对所述栅极下方的深N阱DN进行额外离子注入，以形成渐变式漂移区。每个栅极下的漂移区的额外离子掺杂深度可根据具体设计要求来调整，一般比第二N+有源区的掺杂深度更深。

同理，本发明中的高压NMOS晶体管可以具有三个以上的栅极，即所述高压NMOS晶体管包括位于源极和漏极之间且位于衬体区和漂移区上方的复数个栅氧层以及位于对应栅氧层的复数个栅极。其中紧邻所述源极的栅极（即第一栅极）下方的衬体区形成沟道，用于控制所述高压NMOS晶体管的导通或者截至；其余栅极下方为漂移区，用于控制所述高压NMOS晶体管实现更小的导通电阻。从源极到漏极的各个栅氧层的厚度依次变厚。当控制开启所述NMOS晶体管场时，控制从源极到漏极的各个栅极的电压依次从低电平跳变为高电平；当控制关断所述NMOS晶体管场时，控制从漏极至源极的各个栅极的电压依次从高电平跳变为低电平。从源极到漏极的各个栅极上施加的高电平的电压值依次增大。从源极到漏极的各个栅极下方各自对应的漂移区的额外掺杂浓度逐渐增加。各个栅极下方对应的漂移区的额外掺杂深度深于漏极的掺杂深度。

接下来，再以本发明中的多栅极高压PMOS晶体管为例进行介绍。

本发明中的高压PMOS晶体管的原理与上述高压NMOS晶体管的原理一致，其也是主要通过两个或者两个以上的栅极来实现减小导通电阻，且维持漏极对栅极的高耐压。

请参考图6所示，其为本发明中的高压PMOS晶体管(或称场效应晶体管)在一个实施例中的结构示意图。

所述高压PMOS晶体管为具有三个栅极的高压PMOS晶体管，其包括深P阱DP、自所述深P阱DP的上表面向下延伸至所述深P阱DP内的N阱NW、自所述N阱NW上表面向下延伸至所述N阱NW内的N+有源区、自所述Ｎ阱NW上表面向下延伸至所述N阱NW内的第一P+有源区、自所述深P阱DP上表面向下延伸至所述深P阱DP内的第二P+有源区，所述N阱NW和所述第二P+有源区相互间隔，所述第一P+有源区位于所述N+有源区和所述第二P+有源区之间，其中所述深P阱DP的上表面和所述N阱NW的上表面与晶圆的上表面为同一平面。所述N阱NW和所述深P阱DP的掺杂浓度低于所述N+有源区和所述P+有源区的掺杂浓度。其中，所述N+有源区形成衬体接触，所述N阱NW形成衬体区，所述第一P+有源区形成源极，所述第二P+有源区形成漏极，所述深P阱DP形成漂移区，其中，第二P+有源区（即漏极）和所述N阱NW（衬体区）之间的漂移区用于实现漏极对衬体的高耐压。

在本实施例中，所述高压PMOS晶体管包括位于第一P+有源区和第二P+有源区之间且位于衬体区和漂移区上方的第一栅氧层、第二栅氧层和第三栅氧层，以及设置于第一栅氧层上方的第一栅极，设置于第二栅氧层上方的第二栅极，设置于第三栅氧层上方的第三栅极。从源极到漏极的三个栅氧层的厚度依次变厚，即所述第一栅氧层最薄，所述第二栅氧层较厚，第三栅氧层最厚。

所述第一栅极用于控制所述高压PMOS晶体管的导通或者截至，所述第二栅极和第三栅极用于控制所述高压PMOS晶体管实现更小的导通电阻。例如，通过对第一栅极施加低电平以控制导通该高压PMOS晶体管后，通过对第二栅极和第三栅极施加低电平以产生电场，吸引更多空穴到第二栅极下方和第三栅极下方的P阱DP（漂移区）的上表面，增加空穴浓度，以减小漂移区的电阻，从而实现更小导通电阻。

与图3所示的高压NMOS晶体管相似，在对图6所示的高压PMOS晶体管进行开启、关断控制时，需要对第一栅、第二栅极和第三栅极进行时序控制。当控制开启该高压PMOS晶体管时，先控制第一栅极的电压由高电平跳变为低电平，以使所述高压PMOS晶体管导通，延迟一段时间后，控制第二栅极的电压由高电平跳变为低电平，以减小该高压PMOS晶体管的导通电阻，再延时一段时间后，控制第三栅极的电压由高电平跳变为低电平，以进一步减小该高压PMOS晶体管的导通电阻，从而完成对所述高压PMOS晶体管的开启控制。当控制关断高压PMOS晶体管时，先控制第三栅极的电压由低电平跳变为高电平（该高电平等于源极电压或高于源极电压）,以增加该PMOS晶体管的导通电阻，延迟一段时间后，控制第二栅极的电压由低电平跳变为高电平（该高电平等于源极电压或高于源极电压），以进一步增加该PMOS晶体管的导通电阻，再延迟一段时间后，控制第一栅极的电压由低电平跳变为高电平，以截止所述高压PMOS晶体管，从而完成对所述高压PMOS晶体管的关断控制。这样做的目的也是为了维持漏极（第二P+有源区）相对栅极的高耐压，避免器件损坏。

需要解释的是，对于PMOS晶体管，其源极和衬体一般接在一起并连接一个高电平(比如电源)，之后在其栅极为高电平时，所述PMOS晶体管截止，在其栅极为低电平(此时栅源电压Vgs的绝对值高于PMOS晶体管的导通阈值的绝对值)时，所述PMOS晶体管导通，这些都是公知常识，此处不再详细介绍。此例中的高电平和低电平都是相对的，通常来讲PMOS晶体管的栅极接低电平时，栅源电压的绝对值大于晶体管的导通阈值的绝对值，从而导通，NMOS晶体管的栅极接高电平时，栅源电压的绝对值小于晶体管的导通阈值的绝对值，从而截止。

在一个优选的实施例中，图6所示的第一栅极、第二栅极和第三栅极上施加的低电平的电压值并不相同，第一栅极上施加的低电平的电压值最高，第二栅极上施加的低电平的电压值较低，第三栅极上施加的低电平的电压值最低，即从源极到漏极的三个栅极上施加的低电平的电压值依次降低（也可以说，从源极到漏极的三个栅极上施加的低电平的电压值的绝对值依次增加）。这是由于栅氧层越厚，其对应的栅极耐压越高，可以采用在栅极上施加较低的低电平(使得栅源电压Vgs的绝对值较大)进一步降低导通电阻，但每个栅极上施加的低电平的绝对值不能高于其下栅氧层所能承受的最高电压。

请参考图7所示，其为对图6中的高压PMOS晶体管进行开关控制时，各栅极上的控制电压在一个实施例中的波形图。G1为第一栅极上施加的第一控制电压，G2为第二栅极上施加的第二控制电压，G3为第三栅极上施加的第三控制电压。其中第一栅极上施加的第一控制电压G1的低电平的电压值最高，第二栅极上施加的第二控制电压G2的低电平的电压值较低，第三栅极上施加的第三控制电源G3的低电平的电压值最低。第二控制电压G2开始跳变为低电平的时刻需在第一控制电压G1跳变为低电平之后，第三控制电压G3开始跳变为低电平的时刻需在第二控制电压G2跳变为低电平之后。第三控制电压G3开始跳变为高电平的时刻需在第二控制电压G2跳变为高电平之前，第二控制电压G2开始跳变为高电平的时刻需在第一控制电压G1跳变为高电平之前。

请参考图8所示，其为本发明中的高压PMOS晶体管在另一个实施例中的结构示意图。该高压PMOS晶体管也为具有三个栅极的高压PMOS晶体管，其与图6的区别在于，从源极到漏极的三个栅极下方各自对应的漂移区的掺杂浓度逐渐增加。具体为，第一栅氧层下的漂移区（如横线填充图形所示）被称为第一漂移区，其掺杂浓度较低，其掺杂浓度可以与所述深P阱DP的掺杂浓度一样，也可以比所述深P阱DP的掺杂浓度高。第二栅氧下的漂移区（如斜网格线填充区所示）被称为第二漂移区，其掺杂浓度比第一漂移区的掺杂浓度高。第三栅氧下的漂移区（如横竖网格线填充区所示）被称为第三漂移区，其掺杂浓度比第二漂移区的掺杂浓度高。这三个漂移区内的掺杂类型都为P型，与漏极（第二P+有源区）的掺杂类型相同，越靠近漏极的漂移区掺杂浓度越高，第三漂移区的掺杂浓度小于第二P+有源区。对于相同栅极电压，栅极下方的漂移区掺杂浓度越高，该漂移区的空穴浓度越高，越有利于减小所述PMOS晶体管的导通电阻。这种渐变式的掺杂浓度有利于维持较高的漏极对衬体耐压，但同时具有较低导通电阻的优点。可以通过对所述栅极下方的深P阱DP进行额外离子注入，以形成渐变式漂移区。每个栅极下的漂移区的额外离子掺杂深度可根据具体设计要求来调整，一般比第二P+有源区的掺杂深度更深。

同理，本发明中的高压PMOS晶体管可以具有两个或者三个以上的栅极，即所述高压PMOS晶体管包括位于源极和漏极之间且位于衬体区和漂移区上方的复数个栅氧层以及位于对应栅氧层的复数个栅极。其中紧邻所述源极的栅极（即第一栅极）下方的衬体区形成沟道，用于控制所述高压PMOS晶体管的导通或者截至，其余栅极用于控制所述高压PMOS晶体管实现更小的导通电阻。从源极到漏极的各个栅氧层的厚度依次变厚。当控制开启所述高压PMOS晶体管时，控制从源极到漏极的各个栅极的电压依次从高电平跳变为低电平；当控制关断所述高压PMOS晶体管时，控制从源极到漏极的各个栅极的电压依次从低电平跳变为高电平。从源极到漏极的各个栅氧成上施加的低电平的电压值依次降低。从源极到漏极的各个栅极下方各自对应的漂移区的额外掺杂浓度逐渐增加。各个栅极下方对应的漂移区的额外掺杂深度深于漏极的掺杂深度。

综上所述，本发明中的高压场效应晶体管，其包括衬体区、自衬体区上表面向下延伸至所述衬体区内的衬体接触、自衬体区上表面向下延伸至所述衬体区内的源极、与衬体区相互间隔的漏极、以及位于漏极和衬体区的漂移区，所述源极位于所述衬体接触和所述漏极之间。所述高压场效应晶体管还包括位于源极和漏极之间且位于衬体区和漂移区上方的复数个栅氧层以及位于对应栅极层上方的复数个栅极，紧邻所述源极的栅极下方的衬体区形成沟道，用于控制所述高压场效应晶体管的导通和截止，其余栅极的下方为漂移区，用于控制所述高压场效应晶体管实现更小的导通电阻。

与现有技术相比，本发明采用一个高压场效应晶体管单元作为功率开关，其可以在不增加功率开关的版图面积的前提下，减小功率开关的导通电阻，从而减小其导通时的导通功率损耗。

本文中的高压场效应晶体管中的高压是指可以耐高压，即较普通的芯片电压高很多，其在本文中也可能被简称为高压晶体管、场效应晶体管或晶体管。

需要指出的是，熟悉该领域的技术人员对本发明的具体实施方式所做的任何改动均不脱离本发明的权利要求书的范围。相应地，本发明的权利要求的范围也并不仅仅局限于前述具体实施方式。

Claims (7)

1.一种高压场效应晶体管，其特征在于，其包括衬体区、自衬体区上表面向下延伸至所述衬体区内的衬体接触、自衬体区上表面向下延伸至所述衬体区内的源极、与衬体区相互间隔的漏极，以及位于漏极和衬体区之间的漂移区，所述源极位于所述衬体接触和所述漏极之间，其特征在于，所述高压场效应晶体管还包括位于源极和漏极之间且位于漂移区和衬体区上方的复数个栅氧层以及位于对应栅极层上的复数个栅极，

所述漂移区为深N阱，所述衬体区为P阱，所述衬体接触为P+有源区，所述源极为N+有源区，所述漏极为N+有源区,

当控制开启所述高压场效应晶体管时，控制从源极到漏极的各个栅极的电压依次从低电平跳变为高电平；当控制关断所述高压场效应晶体管时，控制从源极到漏极的各个栅极的电压依次从高电平跳变为低电平，

从源极到漏极的各个栅氧层的厚度依次变厚。

2.根据权利要求1所述的高压场效应晶体管，其特征在于，从源极到漏极的各个栅极上施加的高电平的电压值依次增大。

3.一种高压场效应晶体管，其特征在于，其包括衬体区、自衬体区上表面向下延伸至所述衬体区内的衬体接触、自衬体区上表面向下延伸至所述衬体区内的源极、与衬体区相互间隔的漏极，以及位于漏极和衬体区之间的漂移区，所述源极位于所述衬体接触和所述漏极之间，其特征在于，所述高压场效应晶体管还包括位于源极和漏极之间且位于漂移区和衬体区上方的复数个栅氧层以及位于对应栅极层上的复数个栅极，

所述漂移区为深P阱，所述衬体区为N阱，所述衬体接触为N+有源区，所述源极为P+有源区，所述漏极为P+有源区，

当控制开启所述高压场效应晶体管时，控制从源极到漏极的各个栅极的电压依次从高电平跳变为低电平；当控制关断所述高压场效应晶体管时，控制从源极到漏极的各个栅极的电压依次从低电平跳变为高电平，

从源极到漏极的各个栅氧层的厚度依次变厚。

4.根据权利要求3所述的高压场效应晶体管，其特征在于，从源极到漏极的各个栅极上施加的低电平的电压值依次减小。

5.根据权利要求1或者3所述的高压场效应晶体管，其特征在于，紧邻所述源极的栅极下方的衬体区形成沟道，用于控制所述高压场效应晶体管的导通和截至，其余栅极下方为漂移区，用于控制所述高压场效应晶体管实现更小的导通电阻。

6.根据权利要求5所述的高压场效应晶体管，其特征在于，从源极到漏极的各个栅极下方对应的漂移区的掺杂浓度逐渐增加。

7.根据权利要求6所述的高压场效应晶体管，其特征在于，各个栅极下方对应的漂移区的掺杂深度深于漏极的掺杂深度。