JP2007527115A - コンプリメンタリ横型窒化物トランジスタ - Google Patents
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Abstract
基板の支持表面上に形成された、横方向に隣接した導電性半導体領域により構成された横方向に延びているスタックを備える半導体デバイスおよびそのデバイスを作製する方法。
Description
本発明は、半導体デバイスに関し、より詳細には、パワー半導体デバイスおよびパワー半導体デバイスの製造方法に関する。
本発明は、２００４年２月１２日出願の「ＣＯＭＰＬＩＭＥＮＴＡＲＹ ＬＡＴＥＲＡＬ ＮＩＴＲＩＤＥ ＴＲＡＮＳＩＳＴＯＲＳ」と題する米国特許仮出願第６０／５４４，９１０号に基づき、そしてその利益を主張する。ここに当該米国特許仮出願に対する優先権を主張し、参照によりその開示を組み込む。
一般的な半導体製造プロセスは、基板上における半導体薄膜の堆積およびまたは成長ステップと、ついで一連の拡散および堆積ステップにより半導体薄膜内に形態（ｆｅａｔｕｒｅ）を形成するステップとを含む。例えば、通常インゴットから切り出されるシリコン基板上にシリコンの薄膜層をエピタキシャル成長し、ついで薄膜層内にＰＮ接合を形成して半導体デバイスの基本部分を形成することがよく行われる。ついで、デバイスに応じて、デバイスの他の部分が一連の堆積およびエッチングステップにより形成される。例えば、一般的な電界効果トランジスタにおいて、チャネル領域を、注入およびドーパントの拡散により形成し、ゲート構造を、ゲート酸化物を成長し導電性材料を堆積およびパターニングしてゲート電極を形成することにより、チャネル領域に隣接して形成することができる。
従来の方法は、しばしば、注入される予定の領域を画定するためのマスキングステップを含む。マスクは、リソグラフィにより形成されるが、精度よく制御されたプロセスにおいても寸法不良（ｄｉｍｅｎｓｉｏｎａｌ ｅｒｒｏｒ）を含んでいる。
一般に、そのような不良の悪影響を低減するために設計ルールがしばしば作成される。しかしながら、設計ルールは、処理上の不良を補償するために、マスク内の寸法がいたずらに大きくなることを必要とする場合がある。したがって、デバイス内の形態が必要以上に大きくなり、それによって理想的に要求される以上の材料を消費する。
加えて、拡散によりＰＮ接合を形成することは、ある伝導率を有するドーパントを、別の伝導率を有する半導体部（ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｂｏｄｙ）に注入し、そしてドーパントを活性化して所望の深さおよび横方向の広がりまで拡散させるように高温で駆動することを伴う。拡散プロセスは、通常、ある伝導率を有するタブ型（ｔｕｂ−ｓｈａｐｅｄ）領域を、別の伝導率を有する領域内にもたらす。逆電圧状態において、そのようなタブ型領域の角は、高電界を生み出し、曲率が無限大であるＰＮ接合（すなわち、理想的ＰＮ接合）の理論的破壊限界よりも相当低い電圧で破壊する。結果として、破壊電圧の低下を補償するために、ドーパント濃度または半導体領域の膜厚を増加させなければならない。さらに、拡散は濃度傾斜をもたらし、これは、デバイス設計の一要素となることがある。例えば、チャネル領域内の濃度傾斜は、閾値電圧、したがって電界効果トランジスタのターンオン特性に対して悪影響を与える可能性がある。
本発明による半導体は、支持表面を有する共通支持材（ｃｏｍｍｏｎ ｓｕｐｐｏｒｔ）と、前記支持表面に沿って横方向に延びている横型半導体スタック（ｌａｔｅｒａｌ ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｓｔａｃｋ）であって、支持表面上に形成された第１の半導体柱（ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｃｏｌｕｍｎ）および支持表面上であって前記第１の半導体領域の横に形成された第２の半導体柱を備えるスタックと、前記第１の半導体柱に電気的に接続された第１の電気的コンタクトと、前記第２の半導体柱に電気的に接続された第２の電気的コンタクトとを備える。
本発明による半導体デバイスは、前記支持表面上の前記第１の半導体柱および第２の半導体柱と反対の伝導率を有し、前記第１の半導体柱および第２の半導体柱と横方向に隣接して配置された第３の半導体柱を備え、さらに前記第３の半導体柱に隣接するゲート構造を備える電界効果トランジスタとすることができる。
本発明による半導体デバイスは、前記第１の半導体柱が第１の伝導率を有し、前記第２の半導体柱が第２の伝導率を有するｐｉｎダイオードとすることもできる。
本発明の一実施形態によると、前記第１の半導体柱は、ある抵抗率を有する領域と、前記ある抵抗率を有する領域に横方向に隣接した、より低い抵抗率を有する別の領域とを備え、両方の領域は、支持表面上に配置されている。例えば、本発明による電界効果トランジスタにおいて、より低い抵抗率を有するドレイン領域が、より高い抵抗率を有するドリフト領域と横方向に隣接していることができ、あるいは、本発明によるｐｉｎダイオードにおいては、より高い抵抗率を有するドリフト領域が、より低い抵抗率を有するカソードまたはアノード領域と横方向に隣接していることができる。
本発明の好ましい実施形態において、前記半導体柱が、導電性ＧａＮまたは任意の他のＩＩＩ族窒化物半導体材料から形成されている。好ましい実施形態のある変形形態において、異なるバンドギャップを有する半導体層が、少なくとも１つの半導体柱の上に形成されている。別の変形形態において、前記半導体層が、前記第１および第２の半導体柱の上に形成されている。前記半導体層用の好ましい材料は、ＡｌＧａＮであり、ＡｌＧａＮは、半導体柱を形成するための材料としてＧａＮとともに用いられると移動度を改善することができる。
本発明の別の実施形態によると、半導体デバイスは、支持表面を有する共通支持材と、第２の半導体コンポーネントと、第２の半導体コンポーネントを備えることができ、それぞれのコンポーネントは、
支持表面上に形成された横型半導体スタックであって、前記支持表面上に形成された第１の半導体柱と、前記支持表面上であって前記第１の半導体領域の横に形成された第２の半導体柱であって、それによって前記スタックが前記支持表面に沿って横方向に延びている第２の半導体柱とを備えるスタックと、
前記第１の半導体柱と電気的に接続された第１の電気的コンタクトと、
前記第２の半導体柱に電気的に接続された第２の電気的コンタクトと
を備え、半導体デバイスは、
前記第１の半導体コンポーネントと第２の半導体コンポーネントとの間に、横方向に隣接して介在している絶縁性半導体柱
を備える。
支持表面上に形成された横型半導体スタックであって、前記支持表面上に形成された第１の半導体柱と、前記支持表面上であって前記第１の半導体領域の横に形成された第２の半導体柱であって、それによって前記スタックが前記支持表面に沿って横方向に延びている第２の半導体柱とを備えるスタックと、
前記第１の半導体柱と電気的に接続された第１の電気的コンタクトと、
前記第２の半導体柱に電気的に接続された第２の電気的コンタクトと
を備え、半導体デバイスは、
前記第１の半導体コンポーネントと第２の半導体コンポーネントとの間に、横方向に隣接して介在している絶縁性半導体柱
を備える。
前記半導体コンポーネントの少なくとも１つにおいて、前記横型半導体スタックは、前記支持表面上の前記第１の半導体柱および第２の半導体柱と反対の伝導率を有し、前記第１の半導体柱および第２の半導体柱と横方向に隣接して配置された第３の半導体柱と、前記第３の半導体柱と隣接したゲート構造とを備えることができる。
あるいは、前記半導体コンポーネントの少なくとも１つにおいて、前記第１の半導体柱が第１の導電率を有し、前記第２の半導体柱が第２の導電率を有する。
本発明による半導体デバイスは、ＳｉＣ、Ｓｉ、またはサファイアなどの基板の主表面（ｍａｊｏｒ ｓｕｒｆａｃｅ）上に成長防止層（ｇｒｏｗｔｈ ｐｒｅｖｅｎｔａｔｉｖｅ ｌａｙｅｒ）を形成し、ついで前記成長防止層の一部分を除去して前記基板の主表面の少なくとも１つの選択部分を露出させるとともに、前記主表面の別の部分を前記成長防止層により覆われたままにすることを含む。その後、エピタキシャル成長ステップなどにおいて、前記基板の前記露出された部分の上に第１の半導体柱が形成される。本発明の一態様によると、前記成長防止層の存在のため、前記第１の半導体柱は、前記露出された部分上にのみ、垂直方向にのみ形成される。そのように形成された前記第１の半導体は、露出した側壁を備える。次の成長ステップにおいて、別の半導体柱が、前記第１の半導体デバイスの前記露出した側壁上に形成され、２つの横方向に隣接した半導体柱をもたらす。このプロセスを所望回数繰り返し、異なる抵抗率を持ち、１つまたは可変の伝導率を有する半導体柱の横方向スタックを得ることができる。そのように形成された半導体柱は、ついで、ダイオードまたは電界効果トランジスタなどの半導体デバイスのための伝導性領域としての役割を果たすことができる。
本発明により形成された前記横方向に隣接した柱は、濃度、寸法、および導電性領域間の接合の形状のより精度の良い制御を可能にする。したがって、例えば、本発明によるデバイスのベース領域は、より均一な濃度を有することができる。加えて、本発明によるデバイスのＰＮ接合は、より小さな曲率（すなわち、より大きな曲率半径）を有し、したがって理想的ＰＮの理論的破壊電圧により近い逆破壊電圧を有することが可能となる。
有益なことに、本発明による方法は、共通のダイにおける多様なデバイスの作製を可能とする。つまり、本発明による方法は、共通の基板上に異なるデバイスが形成された集積デバイスの作製を可能にする。本発明により作製することのできるデバイスには、ＮＰＮ、ＰＮＰ、Ｎチャネル、またはＰチャネルデバイスがある。したがって、本発明による方法は、コンプリメンタリデバイス（ｃｏｍｐｌｅｍｅｎｔａｒｙ ｄｅｖｉｃｅ）の作製のために適合することができる。
本発明の他の特徴および利点は、添付の図面を参照する以下の本発明の説明から明らかになるだろう。
図１および２を参照すると、本発明の第１の実施形態によるデバイスは、共通基板１０上に形成された複数の半導体デバイスを備える。基板１０は、サファイア、ＳｉＣ、Ｓｉ、または任意の他の好適な材料を含むことができる。
本発明によるデバイス内の第１の半導体デバイス１２は、好ましくはＮ＋ ＧａＮを含む第１の導電性領域１４と、好ましくはＰ＋ ＧａＮを含み第１の導電性領域１４と横方向に隣接するベース領域１６と、好ましくはＮまたはＮ− ＧａＮを含みベース領域１６と横方向に隣接する第２の導電性領域１８と、好ましくはＮ＋ ＧａＮを含み第２の伝導性領域１８と横方向に隣接する第３の伝導性領域２０とを備えるＮＰＮ電界効果トランジスタである。第１の伝導性領域１４は、第１の半導体デバイス１２のソース領域であり、第２の伝導性領域１８は第１の半導体デバイス１２のドリフト領域であり、第３の伝導性領域２０は第１の半導体デバイス１２のドレイン領域である。図２にみられるように、第１のデバイス１２の各領域は、垂直方向を向いた柱であり、したがって各領域が配置されている基板１０の表面から離れていく方向に延びている。つまり、各伝導性領域は、基板１０の支持表面上で支持されている垂直柱である。
第１の半導体デバイス１２はさらに、第１の伝導性領域１４にオーミック接続されている第１のオーミックコンタクト２２（ソースコンタクト）と、第３の伝導性領域２０にオーミック接続されている第２のオーミックコンタクト２４（ドレインコンタクト）と、ベース領域１６上に配置されているゲート構造２６とを備える。ゲート構造２６は、ＳｉＯ２または任意の好適な絶縁体を含むゲート絶縁体２８と、ゲート電極３０とを備える。
本発明の第１の実施形態によるデバイス内の第２の半導体デバイス１５は、好ましくはＰ＋ ＧａＮを含む第１の導電性領域３２と、好ましくはＰ− ＧａＮを含み第１の導電性領域３２と横方向に隣接する第２の伝導性領域３４と、好ましくはＮ＋ ＧａＮを含み第２の伝導性領域３４と横方向に隣接する第３の導電性領域３６とを備えるｐｉｎ整流器である。第１の領域３２は第２の半導体デバイス１５のアノード領域であり、第２の伝導性領域３４は第２の半導体デバイス１５のドリフト領域であり、第３の伝導性領域３６は第２の半導体デバイス１５のカソード領域である。第２の半導体デバイス１４はさらに、第１の伝導性領域３２にオーミック接続されている第１のオーミックコンタクト３８（アノードコンタクト）と、第３の伝導性領域にオーミック接続されている第２のオーミックコンタクト４０（カソードコンタクト）とを備える。
第１の実施形態によるデバイスはさらに、好ましくはＰＮＰ電界効果トランジスタである第３の半導体デバイス４２を備える。第３の半導体デバイス４２は、好ましくはＰ＋ ＧａＮを含む第１の導電性領域４４またはソース領域と、好ましくはＮ＋ ＧａＮを含み第１の導電性領域４４と横方向に隣接するベース領域４６と、好ましくはＰ− ＧａＮを含みベース領域４６と横方向に隣接する第２の導電性領域４８またはドリフト領域と、好ましくはＰ＋ ＧａＮを含み第２の伝導性領域４８と横方向に隣接する第３の伝導性領域５０またはドレイン領域とを備える。
第３の半導体デバイス４２はさらに、第１の伝導性領域４４にオーミック接続されている第１のオーミックコンタクト５２（ソースコンタクト）と、第３の伝導性領域５４にオーミック接続されている第２のオーミックコンタクト５４（ドレインコンタクト）と、ベース領域４６上に配置されているゲート構造５６とを備える。ゲート構造５６は、ＳｉＯ２または任意の好適な絶縁体を含むゲート絶縁体５８と、ゲート電極６０とを備える。
本発明の第１の実施形態によるデバイスはさらに、これもｐｉｎ整流器である第４の半導体デバイス６２を備える。第４の半導体デバイス６２は、好ましくはＮ＋ ＧａＮを含む第１の導電性領域６４またはカソード領域と、好ましくはＮまたはＮ− ＧａＮを含み第１の半導体領域６４と横方向に隣接する第２の伝導性領域６６またはドリフト領域と、好ましくはＰ＋ ＧａＮを含み第２の伝導性領域６６と横方向に隣接する第３の半導体領域６８またはアノード領域とを備える。第４の半導体デバイス６２はさらに、第１の伝導性領域６４にオーミック接続されている第１のオーミックコンタクト７０（カソードコンタクト）と、第３の伝導性領域６８にオーミック接続されている第２のオーミックコンタクト７２（アノードコンタクト）とを備える。
本発明の第１の実施形態によるデバイスにおいて、第１の半導体デバイス１２は、第２の半導体デバイス１５の横に距離をおいて配置され、第２の半導体デバイス１５は、第３の半導体デバイス４２の横に距離をおいて配置され、第３の半導体デバイス４２は、第４の半導体デバイス６２の横に距離をおいて配置されている。さらに、各半導体デバイスは、横に距離をおいて配置されている半導体デバイスと絶縁部７４により電気的に絶縁されており、絶縁部７４は好ましい実施形態において絶縁性ＧａＮである。
ここで図３Ａを参照すると、本発明によるデバイスを製造するためには、ＨｆＯまたはＳｉＯ２などの層成長阻止材料（ｌａｙｅｒ ｇｒｏｗｔｈ ｉｎｈｉｂｉｔｉｎｇ ｍａｔｅｒｉａｌ）をまず基板１０の単一の主表面（ｍａｊｏｒ ｓｕｒｆａｃｅ）上に堆積し、ついで選択した領域をエッチングして導電性領域の成長のために選択領域７６を準備する。
図３Ｂを参照すると、次の成長ステップにおいて、半導体デバイス１２、１５、４２、６２の導電性領域を構成する半導体領域と、非伝導性領域７４が連続したエピタキシャルステップで形成される。特に、領域１８および６６が、領域２０および６４の開かれた表面８０上に、それぞれ所望の厚さまで形成される。図から分かるように、領域１８および６６は、伝導性領域２０、６４の開かれた表面８０上にそれぞれ横方向に成長し、成長プロセスが終了すると（所望の厚さに達したとき）、領域８は、半導体層を支える準備ができている、領域２０の表面８０と対向する表面を有し、領域６６は、半導体層を支える準備ができている、領域６４の表面８０と対向する表面を有する。その後に、本発明によるデバイスのための半導体領域が、好ましくは領域２０と６４との間の隙間８２が充填されるまで、同様のやり方で形成される。その後に、適切な箇所にオーミックコンタクトおよびゲート構造が形成され、例えば図２に示されているような、本発明によるデバイスが得られる。
柱は、基板１０に対して９０度の角度である必要はなく、本発明から逸脱することなく９０度以外の角度をなすように傾けることもできることに注意されたい。
図４を次に参照すると、本発明の第２の実施形態によるデバイスは、第１の半導体デバイス１２および第４の半導体デバイス６２に加えられた、半導体層８４、８６をさらに備える。半導体デバイス８４、８６は、好ましくはＡｌＧａＮを含む。圧電分極（ｐｉｅｚｏｅｌｅｃｔｒｉｃ ｐｏｌａｒｉｚａｔｉｏｎ）効果に起因して、ＡｌＧａＮ領域８４とＧａＮ領域１８および２０との間の接合と、ＡｌＧａＮ領域８６とＧａＮ領域６４および６６との接合の直下に二次元電子ガス（２ＤＥＧ）が形成される。好ましくは、ＡｌＧａＮ領域は、横方向に隣接する領域の形成が完了した後（すなわち、図３Ａ〜３Ｃを参照して説明したプロセスの完結後）に形成される。その後に、オーミックコンタクトおよびゲート構造が形成され、本発明の第２の実施形態によるデバイスが得られる。
第３の実施形態によるデバイスは、ゲート構造２６、５６の下に絶縁性ＧａＮ７４の柱を備えることができることに注意されたい。絶縁性ＧａＮ７４の柱は、ＡｌＧａＮで形成されている単一の半導体層８８と組み合わさって、標準的なＡｌＧａＮ／ＧａＮ ＨＦＥＴの特性を再現する。つまり、２ＤＥＧが、ＡｌＧａＮ層８８と、ＡｌＧａＮ層８８の下の絶縁性ＧａＮ７４との間に形成される。
次に図５を参照すると、本発明の第３の実施形態は、横方向に隣接する伝導性領域のすべての上に広がる単一の半導体層８８を備える。単一の半導体層８８は、好ましくはＡｌＧａＮを含み、キャリアの移動度を増加させるために備えられている。ＡｌＧａＮは、圧電分極効果を利用するように形成することができる。しかしながら、圧電分極効果が望まれない場合は、１１２０または１１００成長方向を用いることができる。単一の半導体層８８を、図３Ａ〜３Ｃを参照して説明したプロセスの完結後にエピタキシャル成長することができる。その後に、オーミックコンタクトおよびゲート構造が形成され、本発明の第３の実施形態によるデバイスが得られる。
本発明を特定の実施形態に関して説明してきたが、多くの他の変形形態および修正形態ならびに他の使途が、当業者には明らかとなるだろう。それゆえ、本発明は本明細書の特定の開示によっては限定されず、添付の特許請求の範囲のみによって限定されることが好ましい。
Claims (27)
- 支持表面を有する共通支持材と、
前記支持表面上に形成された横型半導体スタックであって、前記支持表面上に形成された第１の半導体柱、および前記支持表面上であって前記第１の半導体領域の横に形成された第２の半導体柱であって、それによって前記スタックが前記支持表面に沿って横方向に延びている第２の半導体柱とを備える横型半導体スタックと、
前記第１の半導体柱に電気的に接続された第１の電気的コンタクトと、
前記第２の半導体柱に電気的に接続された第２の電気的コンタクトと
を備える半導体デバイス。 - 前記横型半導体スタックは、前記第１の半導体柱および前記第２の半導体柱と反対の伝導率を有し、前記支持表面上に形成され、前記第１の半導体柱および前記第２の半導体柱と横方向に隣接して配置された第３の半導体柱を備え、前記第３の半導体柱と隣接するゲート構造をさらに備えることを特徴とする請求項１に記載の半導体デバイス。
- 前記第１の半導体柱は、第１の伝導率を有し、前記第２の半導体柱は、第２の伝導率を有することを特徴とする請求項１に記載の半導体デバイス。
- 前記第１の半導体柱は、共に前記支持表面上に配置されている、ある抵抗率を有する領域と、前記ある抵抗率を有する領域と横方向に隣接するより低い抵抗率を有する別の領域とを備えることを特徴とする請求項３に記載の半導体デバイス。
- 前記基板は、Ｓｉ、ＳｉＣ、またはサファイアのいずれかを含むことを特徴とする請求項１に記載の半導体デバイス。
- 前記第１の半導体柱および前記第２の半導体柱は、導電性ＧａＮを含むことを特徴とする請求項１に記載の半導体デバイス。
- 少なくとも１つの前記第１の半導体柱上において横方向に延びている、異なるバンドギャップを有する半導体で形成されている半導体層をさらに備えることを特徴とする請求項１に記載の半導体デバイス。
- 前記第１および第２の半導体柱は、ＧａＮを含み、前記半導体層は、ＡｌＧａＮを含むことを特徴とする請求項７に記載の半導体デバイス。
- 前記第１および第２の半導体柱上において横方向に延びている、異なるバンドギャップを有する半導体で形成されている半導体層をさらに備えることを特徴とする請求項１に記載の半導体デバイス。
- 前記第１および第２の半導体柱は、ＧａＮを含み、前記半導体層は、ＡｌＧａＮを含むことを特徴とする請求項９に記載の半導体デバイス。
- 支持表面を有する共通支持材と、
第１の半導体コンポーネントおよび第２の半導体コンポーネントであって、各半導体コンポーネントは、
前記支持表面上に形成されている横型半導体スタックであって、前記支持表面上に形成された第１の半導体柱と、前記支持表面上であって前記第１の半導体領域の横に形成された第２の半導体柱であって、それによって前記スタックが前記支持表面に沿って横方向に延びている第２の半導体柱とを備えるスタックと、
前記第１の半導体柱と電気的に接続されている第１の電気的コンタクトと、
前記第２の半導体柱と電気的に接続されている第２の電気的コンタクトと
を備える半導体コンポーネントと、
前記第１の半導体コンポーネントと前記第２の半導体コンポーネントとの間に介在し、横方向に隣接する絶縁性半導体柱と
を備えることを特徴とする半導体デバイス。 - 少なくとも１つの前記半導体コンポーネント内の前記横型半導体スタックは、前記第１の半導体柱および前記第２の半導体柱と反対の伝導率を有し、前記支持表面上に形成され、前記第１の半導体柱および前記第２の半導体柱と横方向に隣接して配置された第３の半導体柱を備え、前記第３の半導体柱と隣接するゲート構造をさらに備えることを特徴とする請求項１１に記載の半導体デバイス。
- 少なくとも１つの前記半導体コンポーネント内において、前記第１の半導体柱は、第１の伝導率を有し、前記第２の半導体柱は、第２の伝導率を有することを特徴とする請求項１１に記載の半導体デバイス。
- 各半導体コンポーネント内の前記第１の半導体柱は、共に前記支持表面上に配置されている、ある抵抗率を有する領域と、前記ある抵抗率を有する領域と横方向に隣接するより低い抵抗率を有する別の領域とを備えることを特徴とする請求項１３に記載の半導体デバイス。
- 前記基板は、Ｓｉ、ＳｉＣ、またはサファイアのいずれかを含むことを特徴とする請求項１１に記載の半導体デバイス。
- 前記第１の半導体柱および前記第２の半導体柱は、導電性ＧａＮを含むことを特徴とする請求項１１に記載の半導体デバイス。
- 少なくとも１つの前記第１の半導体柱上において横方向に延びている、異なるバンドギャップを有する半導体で形成されている半導体層をさらに備えることを特徴とする請求項１１に記載の半導体デバイス。
- 前記第１および第２の半導体柱は、ＧａＮを含み、前記半導体層は、ＡｌＧａＮを含むことを特徴とする請求項１７に記載の半導体デバイス。
- 前記第１および第２の半導体柱上において横方向に延びている、異なるバンドギャップを有する半導体で形成されている半導体層をさらに備えることを特徴とする請求項１に記載の半導体デバイス。
- 前記第１および第２の半導体柱は、ＧａＮを含み、前記半導体層は、ＡｌＧａＮを含むことを特徴とする請求項１９に記載の半導体デバイス。
- 前記絶縁性半導体柱は、非導電性ＧａＮを含むことを特徴とする請求項１１に記載の半導体デバイス。
- 基板の主表面上に成長阻止層を形成するステップと、
前記成長阻止層の一部分を除去し、前記基板の前記主表面の少なくとも１つの選択された部分を露出させるとともに、前記主表面の別の部分は前記成長阻止層で覆われたままにするステップと、
前記少なくとも１つの選択された部分上に、エピタキシャル成長ステップで第１の半導体柱を形成するステップであって、前記半導体柱は、前記基板の上に垂直に延びている少なくとも１つの露出されている側壁を備えるステップと、
前記第１の半導体柱の前記露出されている側壁上に横方向に第２の半導体柱を成長するステップと
を備える半導体デバイスの製造方法。 - 前記第１の半導体柱のどの部分も、前記形成するステップにおいて、前期成長阻止層上で成長しないことを特徴とする請求項２２に記載の方法。
- 前記半導体柱は、ＧａＮを含むことを特徴とする請求項２２に記載の方法。
- 前記基板は、ＳｉＣ、Ｓｉ、またはサファイアのいずれかを含むことを特徴とする請求項２２に記載の方法。
- 前記第２の半導体柱は、露出されている垂直な側壁を備え、前記第２の半導体柱の前記露出されている側壁上に第３の半導体柱を成長するステップであって、前記第１および第２の半導体柱は、ある伝導率を有し、前記第３の半導体柱は別の伝導率を有するステップをさらに含み、前記第１の半導体柱と電気的に接触している第１のオーミックコンタクトおよび前記第３の半導体柱上の第２のオーミックコンタクトを形成するステップをさらに含むことを特徴とする請求項２２に記載の方法。
- 前記第２の半導体柱は、露出されている垂直な側壁を備え、前記第２の半導体柱の前記露出されている側壁上に第３の半導体柱を成長するステップであって、前記第３の半導体柱は、露出されている側壁を備えるステップと、前記第３の半導体柱の前記露出されている側壁上に第４の半導体柱を成長するステップであって、前記第１、第２および第４の半導体柱は、ある伝導率を有し、前記第３の半導体柱は別の伝導率を有するステップとをさらに含み、前記第１の半導体柱と電気的に接触している第１のオーミックコンタクト、前記第４の半導体柱上の第２のオーミックコンタクト、および前記第３の半導体柱上のゲート構造を形成するステップをさらに含むことを特徴とする請求項２２に記載の方法。
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