KR100772730B1 - 컴플리멘터리 측면 질화물 트랜지스터 - Google Patents
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Abstract
기판의 지지 표면 위에 형성되는 측면으로 인접하는 전도성 반도체 영역들의 측면 확장 스택을 포함하는 반도체 디바이스 및 그 디바이스 제조 방법이 개시된다.
전도성 영역, 오믹 접촉부, 게이트 구조, 압전 분극 효과
Description
본 발명은 반도체 디바이스들에 관한 것이며, 특히, 전력 반도체 디바이스들 및 이러한 전력 반도체 디바이스들의 제조 방법에 관한 것이다.
본 출원은, 2004년 2월 12일 출원되었으며 그 명칭이 "COMPLIMENTARY LATERAL NITRIDE TRANSISTORS"인 미국 가 출원 번호 60/544,910호에 기초하며 그 우선권을 주장하는 바, 그 개시 내용은 본원의 참조로서 인용된다.
전형적인 반도체 제조 공정은 기판 위에 박막 반도체를 증착 및/또는 성장시킨 다음, 일련의 확산 및 증착 단계들에 의해 박막 반도체 내에 피쳐(feature)들을 형성하는 단계들을 포함한다. 예를 들어, 대개 잉곳(ingot)으로부터 절단되는 실리콘 기판 위에 얇은 실리콘층을 에피텍셜 성장시킨 다음, 상기 얇은 층 내에 PN 접합을 형성하여 반도체 디바이스의 기본적인 부분들을 형성하는 것이 일반적이다. 디바이스에 따라, 이후 디바이스의 다른 부분들이 일련의 증착 및 식각 단계들에 의해 형성될 수 있다. 예를 들어, 전형적인 전계 효과 트랜지스터에서, 채널 영역들은 주입 및 확산 도펀트들에 의해 형성될 수 있으며, 게이트 산화물을 성장시키고, 전도성 물질을 증착 및 패터닝하여 게이트 전극들을 형성함으로써, 채널 영역에 인접하게 게이트 구조들이 형성된다.
통상적인 방법들은 종종 주입이 행해질 영역들을 정의하는 마스킹 단계들을 포함한다. 마스크들은 리소그래피로 형성되며, 비록 양호하게 제어되는 공정들에서도 종종 치수 에러(dimensional error)들을 포함한다.
전형적으로, 이러한 에러들의 역 효과들을 감소시키기 위한 설계 룰들이 종종 개발되었다. 그러나, 설계 룰들은 공정 에러들을 보정하기 위해 마스크에 대해 보다 큰 치수를 불필요하게 요구할 수 있다. 따라서, 디바이스의 피쳐들이 필요 이상으로 커질 수 있게 됨으로써, 이상적으로 요구되는 것 보다 많은 물질을 소비하게 된다.
게다가, 확산에 의해 PN 접합을 형성시키는 것은, 일 전도도의 도펀트들을 다른 전도도의 반도체 몸체에 주입하고, 이러한 도펀트들을 원하는 깊이 및 측면으로 활성화 및 확산시키기 위해 고온으로 드라이브시키는 것을 포함한다. 일반적으로, 확산 공정에 의해, 다른 전도도의 영역에 일 전도도의 튜브 형상의 영역이 야기된다. 역 전압 조건들 하에서, 이러한 튜브 모양 영역들의 구석 부분(corner)들에서는, 무한의 곡률 반경을 갖는 PN 접합(즉, 이상적인 PN 접합)에 대한 이론적인 브레이크다운 한계치 보다 훨씬 낮은 전압들에서 브레이크다운 및 높은 전기장이 발생된다. 결과적으로, 브레이크다운 전압이 낮아지는 것을 보상하기 위해서는, 도펀트들의 농도 또는 반도체 영역들의 두께가 증가해야 한다. 또한, 확산은 농도 기울기(concentration gradient)를 야기하는 바, 이는 디바이스 설계에 있어서의 요인이 된다. 예를 들어, 채널 영역에서의 농도 기울기는 문턱 전압에 악영향을 미칠 수 있으며, 이에 따라 전계 효과 트랜지스터의 턴온 특성에 악영향을 미칠 수 있다.
본 발명에 따른 반도체는 지지 표면을 갖는 공통 기판, 지지 표면을 따라 측면으로 확장하는 측면 반도체 스택을 포함하고, 상기 스택은 지지 표면 위에 형성되는 제1 반도체 칼럼(semiconductor column), 상기 지지 표면 위에 제1 반도체 칼럼의 측면에 형성되는 제2 반도체 칼럼, 제1 반도체 칼럼에 전기적으로 접속되는 제1 전기적 접촉부 및 제2 반도체 칼럼에 전기적으로 접속되는 제2 전기적 접촉부를 포함한다.
본 발명에 따른 반도체 디바이스는 전계 효과 트랜지스터가 될 수 있는 바, 이는 제3 반도체 칼럼 및 상기 제3 반도체 칼럼에 인접하는 게이트 구조를 더 포함하고, 상기 제3 반도체 칼럼은 상기 제1 반도체 칼럼 및 상기 제2 반도체 칼럼과 반대되는 전도도를 가지며 상기 지지 표면 위에 형성되고, 상기 제1 반도체 칼럼 및 상기 제2 반도체 칼럼의 측면에 인접하게 배치된다.
본 발명에 따른 반도체 디바이스는 또한 핀 다이오드(pin diode)가 될 수 있는 바, 여기서 상기 제1 반도체 칼럼은 제1 전도도를 가지며, 제2 반도체 칼럼은 제2 전도도를 갖는다.
본 발명의 일 실시예에 따르면, 제1 반도체 칼럼은 일 저항성의 한 영역 및 상기 일 저항성의 영역에 측면으로 인접하고 보다 낮은 저항성을 갖는 다른 영역으로 구성되며, 양 영역은 상기 지지 표면 상에 배치된다. 예를 들어, 본 발명에 따른 전계 효과 트랜지스터에서, 보다 낮은 저항성의 드레인 영역은 보다 높은 저항성의 드리프트 영역의 측면에 인접할 수 있거나, 또는 본 발명에 따른 핀 다이오드에서, 보다 높은 저항성의 드리프트 영역은 보다 낮은 저항성의 캐소드 또는 애노드 영역의 측면에 인접할 수 있다.
본 발명의 바람직한 실시예에서, 상기 반도체 칼럼들은 전도성 GaN 또는 임의의 다른 Ⅲ-질화물 반도체 물질로 형성된다. 바람직한 실시예의 일 변형에서는, 상이한 밴드갭을 갖는 반도체층이 상기 반도체 칼럼들중 적어도 하나의 칼럼 위에 형성된다. 다른 변형에서, 상기 반도체층은 상기 제1 및 제2 반도체 칼럼 위에 형성된다. 상기 반도체층을 위한 바람직한 물질은 AlGaN이며, 이것은 반도체 칼럼들을 형성하기 위한 물질로서의 GaN과 결합하여 이용될 때, 이동도를 개선할 수 있다.
본 발명의 다른 실시예에 따르면, 반도체 디바이스는 지지 표면을 구비하는 공통 지지부와;
제1 반도체 성분 및 제2 반도체 성분과; 그리고
상기 제1 반도체 성분과 상기 제2 반도체 성분 사이에 배치되고, 상기 제1, 2 반도체 성분의 측면에 인접하는 절연 반도체 칼럼을 포함하여 구성되고,
상기 제1, 2 반도체 성분들 각각은:
상기 지지 표면 위에 형성되는 측면 반도체 스택과, 여기서 상기 스택은 상기 지지 표면 위에 형성되는 제1 반도체 칼럼 및 상기 지지 표면 위에 상기 제1 반도체 칼럼의 측면에 형성되는 제2 반도체 칼럼을 포함하여, 상기 스택은 상기 지지 표면을 따라 측면으로 확장하며;
상기 제1 반도체 칼럼에 전기적으로 접속되는 제1 전기적 접촉부와; 그리고
상기 제2 반도체 칼럼에 전기적으로 접속되는 제2 전기적 접촉부를 포함한다.
상기 지지 표면 위에 형성되는 측면 반도체 스택과, 여기서 상기 스택은 상기 지지 표면 위에 형성되는 제1 반도체 칼럼 및 상기 지지 표면 위에 상기 제1 반도체 칼럼의 측면에 형성되는 제2 반도체 칼럼을 포함하여, 상기 스택은 상기 지지 표면을 따라 측면으로 확장하며;
상기 제1 반도체 칼럼에 전기적으로 접속되는 제1 전기적 접촉부와; 그리고
상기 제2 반도체 칼럼에 전기적으로 접속되는 제2 전기적 접촉부를 포함한다.
상기 반도체 성분들중 적어도 하나에서, 상기 측면 반도체 스택은 제3 반도체 칼럼 및 상기 제3 반도체 칼럼에 인접하는 게이트 구조를 더 포함하고, 상기 제3 반도체 칼럼은 상기 제1 반도체 칼럼 및 상기 제2 반도체 칼럼과 반대되는 전도도를 가지며 상기 지지 표면 위에 형성되고, 상기 제1 반도체 칼럼 및 상기 제2 반도체 칼럼의 측면에 인접하게 배치된다.
대안적으로, 상기 반도체 성분들중 적어도 하나에서, 상기 제1 반도체 칼럼은 제1 전도도를 가지며, 제2 반도체 칼럼은 제2 전도도를 갖는다.
본 발명에 따른 반도체 디바이스는, SiC, Si, 또는 사파이어 등의 기판의 주 표면 위에 판의 주 표면 위에 성장 억제층을 형성하는 단계와; 그리고 상기 성장 억제층의 부분들을 제거하여, 상기 기판의 상기 주 표면의 적어도 하나의 선택된 부분은 노출시키고, 상기 주 표면의 다른 부분은 상기 성장 억제층으로 덮이게 하는 단계를 포함하는 방법에 의해 제조된다. 이후, 에피택셜 성장 단계 등에서, 제1 반도체 칼럼이 상기 기판의 노출된 부분 위에 형성된다. 본 발명의 일 측면에 따르면, 성장 억제층의 존재로 인해, 상기 제1 반도체 칼럼은 단지 상기 노출된 부분 위에 단지 수직으로 형성된다. 이렇게 형성되는 제1 반도체 칼럼은 노출된 측벽을 포함한다. 하기의 성장 단계에서, 다른 반도체 칼럼이 제1 반도체 디바이스의 노출된 측벽 상에 형성됨으로써, 2개의 측면으로 인접하는 반도체 칼럼을 야기한다. 이러한 공정은, 일 전도도 또는 상이한 저항성을 갖는 다양한 전도도의 반도체 칼럼들의 측면 스택을 얻기 위해 요구되는 만큼 다수회 반복될 수 있다. 이렇게 형성되는 칼럼들은 다이오드 또는 전계 효과 트랜지스터 같은 반도체 디바이스들을 위한 전도성 영역들로서 기능할 수 있다.
본 발명에 따라 형성되는 측면으로 인접한 칼럼들은 전도성 영역들 간의 접합들의 농도, 치수 및 형상을 보다 우수하게 제어할 수 있게 한다. 따라서, 예를 들어, 본 발명에 따른 디바이스의 베이스 영역은 더욱 균일한 농도를 가질 수 있다. 또한, 본 발명에 따른 디바이스의 PN 접합은 보다 적은 곡률(curvature)(즉, 보다 큰 곡률 반경)을 가질 수 있으며, 이에 따라 이상적인 PN의 이론적인 브레이크다운 전압에 더 가까운 역 브레이크다운 전압을 가질 수 있게 된다.
유익하게는, 본 발명에 따른 방법은 공통 다이에 여러 가지 디바이스들을 제조할 수 있게 한다. 즉, 공통 기판 위에서 서로 다른 디바이스들이 형성되는 집적된 디바이스들의 제조를 가능하게 한다. 본 발명에 따라 제조될 수 있는 디바이스들로는 NPN, PNP, N-채널 또는 P-채널 디바이스들이 있다. 따라서, 본 발명에 따른 방법은 컴플리멘터리 디바이스(complimentary device)들의 제조에 적합하다.
본 발명의 다른 특징들 및 장점들은 첨부 도면들을 참조하여 설명되는 하기의 설명으로부터 분명해질 것이다.
도 1은 본 발명의 제1 실시예에 따른 디바이스의 평면도이다.
도 2는 라인 2-2를 따라 화살표 방향으로 바라본 본 발명의 제1 실시예에 따른 디바이스의 단면도이다.
도 3A 내지 도 3B는 본 발명에 따른 디바이스 제조 방법의 실시예를 도시한다.
도 4는 본 발명에 따른 디바이스의 제2 실시예의 단면도이다.
도 5는 본 발명에 따른 디바이스의 제3 실시예의 단면도이다.
도 1 및 도 2를 참조하면, 본 발명의 제1 실시예에 따른 디바이스는 공통 기판(10) 상에 형성되는 복수의 반도체 디바이스들을 포함한다. 기판(10)은 사파이어, SiC, Si 또는 임의의 다른 적당한 물질로 구성될 수 있다.
본 발명에 따른 디바이스에서, 제1 반도체 디바이스(12)는 NPN 전계 효과 트랜지스터이며, 이 트랜지스터는 바람직하게는 N+ GaN으로 구성되는 제1 전도성 영역(14)과, 바람직하게는 P+ GaN으로 구성되고 제1 전도성 영역(14)의 측면에 인접하는 베이스 영역(16)과, 바람직하게는 N 또는 N- GaN으로 구성되고 베이스 영역(16)의 측면에 인접하는 제2 전도성 영역(18)과, 그리고 바람직하게는 N+ GaN으로 구성되고 제2 전도성 영역(18)의 측면에 인접하는 제3 전도성 영역(20)을 포함한다. 제1 전도성 영역(14), 제2 전도성 영역(18) 및 제3 전도성 영역(20)은 각각 제1 반도체 디바이스(12)의 소스 영역, 드리프트 영역 및 드레인 영역이다. 도 2로부터 알 수 있는 바와 같이, 제1 디바이스(12)의 각 영역은 수직으로 방위되는 칼럼이며, 이에 따라 자신이 배치되는 기판(10)의 표면으로부터 멀어지는 방향으로 확장한다. 즉, 각 전도성 영역은 수직 칼럼으로서, 기판(10)의 지지 표면 위에 지지된다.
제1 반도체 디바이스(12)는 또한 제1 전도성 영역(14)과 오믹 접촉(ohmic contact)하는 제1 오믹 접촉부(22)(소스 접촉부)와, 제3 전도성 영역(20)과 오믹 접촉하는 제2 오믹 접촉부(24)(드레인 접촉부)와, 그리고 베이스 영역(16) 위에 배치되는 게이트 구조(26)를 더 포함한다. 게이트 구조(26)는 SiO2 또는 임의의 적절한 절연물로 구성되는 게이트 절연체(28) 및 게이트 전극(30)을 포함한다.
본 발명의 제1 실시예에 따른 디바이스에서 제2 반도체 디바이스(15)는 핀 정류기(pin rectifier)이며, 이러한 핀 정류기는 바람직하게는 P+ GaN으로 구성되는 제1 전도성 영역(32)과, 바람직하게는 P- GaN으로 구성되고 제1 전도성 영역(32)의 측면에 인접하는 제2 전도성 영역(32)과, 그리고 바람직하게는 N+ GaN으로 구성되고 제2 전도성 영역(34)의 측면에 인접하는 제3 전도성 영역(36)을 포함한다. 제1 영역(32), 제2 전도성 영역(34) 및 제3 전도성 영역(36)은 각각 제2 반도체 디바이스(15)의 애노드 영역, 드리프트 영역 및 캐소드 영역이다. 제2 반도체 디바이스(14)는 제1 전도성 영역(32)과 오믹 접촉하는 제1 오믹 접촉부(38)(애노드 접촉부) 및 제3 전도성 영역과 오믹 접촉하는 제2 오믹 접촉부(40)(캐소드 접촉부)를 더 포함한다.
제1 실시예에 따른 디바이스는 또한 제3 반도체 디바이스(42)를 포함하는 바, 이것은 바람직하게는 PNP 전계 효과 트랜지스터이다. 제3 반도체 디바이스(42)는 바람직하게는 P+ GaN으로 구성되는 제1 전도성 영역(44) 또는 소스 영역과, 바람직하게는 N+ GaN으로 구성되고 제1 전도성 영역(44)의 측면에 인접하는 베이스 영역(46)과, P- GaN으로 구성되고 베이스 영역(46)의 측면에 인접하는 제2 전도성 영역(48) 또는 드리프트 영역과, 그리고 바람직하게는 P+ GaN으로 구성되고 제2 전도성 영역(48)의 측면에 인접하는 제3 전도성 영역(50) 또는 드레인 영역을 포함한다.
제3 반도체 디바이스(42)는 또한 제1 전도성 영역(44)과 오믹 접촉되는 제1 오믹 접촉부(52)(소스 접촉부)와, 제3 반도체 영역(54)과 오믹 접촉되는 제2 오믹 접촉부(54)(드레인 접촉부)와, 그리고 베이스 영역(46) 위에 배치되는 게이트 구조(56)를 포함한다. 이러한 게이트 구조(56)는 SiO2 또는 임의의 다른 적절한 절연물로 구성되는 게이트 절연체(58) 또는 게이트 전극(60)을 포함한다.
본 발명의 제1 실시예에 따른 디바이스는 또한 제4 반도체 디바이스(62)를 포함하며, 이 디바이스 역시 바람직하게는 핀 정류기이다. 제4 반도체 디바이스(62)는 바람직하게는 N+ GaN으로 구성되는 제1 전도성 영역(64) 또는 캐소드 영역과, 바람직하게는 N 또는 N- GaN으로 구성되고 제1 반도체 영역(64)의 측면에 인접하는 제2 전도성 영역(66) 또는 드리프트 영역과, 그리고 바람직하게는 P+ GaN으로 구성되고 제2 전도성 영역(66)의 측면에 인접하는 제3 반도체 영역(68) 또는 애노드 영역을 포함한다. 제4 반도체 디바이스(62)는 또한 제1 전도성 영역(64)과 오믹 접촉되는 제1 오믹 접촉부(70)(캐소드 접촉부) 및 제3 전도성 영역(68)과 오믹 접촉되는 제2 오믹 접촉부(72)(애노드 접촉부)를 더 포함한다.
본 발명의 제1 실시예에 따른 디바이스에서, 제1 반도체 디바이스(12)는 제2 반도체 디바이스(15)의 측면에 이격되어 배치되고, 제2 반도체 디바이스(15)는 제3 반도체 디바이스(42)의 측면에 이격되어 배치되고, 제3 반도체 디바이스(42)는 제4 반도체 디바이스(62)의 측면에 이격되어 배치된다. 각 반도체 디바이스는 또한 절연체(74)에 의해 측면으로 이격된 반도체 디바이스로부터 전기적으로 절연되며, 바람직한 실시예에서 상기 절연체는 절연 GaN이 될 수 있다.
이제, 도 3A를 참조하면, 본 발명에 따라 디바이스를 제조하기 위해, 먼저 HfO 또는 SiO2 등의 층 성장 억제 물질을 기판(10)의 단일의 주 표면 위에 증착한 다음, 전도성 영역들의 성장을 위한 선택된 영역들(76)을 준비하기 위해, 선택된 영역들을 식각함으로써, 성장 억제층(76)(growth inhibition layer)이 기판 위에 형성된다.
도 3B를 참조하면, 각각 제1 반도체 디바이스(12) 및 제4 반도체 디바이스(62)에서 전도성 영역(20 및 64)을 구성하게 될 N+ GaN 영역들이, 성장 억제층(76)에 의해 덮이지 않은 기판(10)의 선택된 영역들(78) 위에 에피텍셜 성장된다. 도 3B로부터 알 수 있는 바와 같이, 각 전도성 영역은 성장 억제층(76) 보다 높이 올라와 있으며, 개방된 표면들(80)을 포함한다.
다음으로, 도 3C를 참조하면, 후속 성장 단계들에서, 반도체 디바이스들(12, 15, 42, 62)에서의 전도성 영역들 및 비전도성 영역들(74)을 구성하게 될 반도체 영역들이 연속적인 에피텍셜 단계들에 의해 형성된다. 구체적으로, 영역들(18 및 66)은 각각 영역들(20 및 64)의 개방된 표면(80) 위에 원하는 두께로 형성된다. 도면들로부터 알 수 있는 바와 같이, 영역들(18 및 66)은 각각 전도성 영역들(20 및 64)의 개방된 표면(80) 위에 측면으로 성장하며, 일단 성장 과정이 종결되면(원하는 두께에 이르게 되면), 영역(8)은 반도체층을 수용할 준비가 된 영역(20) 표면(80)의 반대 표면을 가질 것이고, 영역(66)은 반도체층을 수용할 준비가 된 영역(64) 표면(80)의 반대 표면을 가질 것이다. 이후, 바람직하게는 영역들(20 및 64) 간의 갭(82)이 채워질 때 까지, 본 발명에 따른 디바이스를 위한 반도체 영역들이 동일한 방식으로 형성된다. 이후, 예를 들어, 도 2에서 알 수 있는 바와 같이, 본 발명에 따른 디바이스를 얻기 위해, 오믹 접촉부들 및 게이트 구조들이 적절한 곳에 형성된다.
주목할 사항으로서, 상기 칼럼들은 기판(10)에 대해 90도일 필요가 없으며, 본 발명을 벗어나지 않으면서 90도 이외의 다른 각도로 기울여질 수 있다.
다음으로 도 4를 참조하면, 제2 실시예에 따른 디바이스는 제1 반도체 디바이스(12) 및 제4 반도체 디바이스(62)에 부가되는 반도체층(84 및 86)을 더 포함한다. 반도체층들(84 및 86)은 바람직하게는 AlGaN으로 구성된다. 압전 분극 효과(piezoelectric polarization effect)로 인해, 2차원 전자 가스(2DEG)가 제1 반도체 디바이스(12)의 GaN 영역들(18 및 20)과 AlGaN 영역(84) 간의 접합 및 AlGaN 영역(86)과 GaN 영역들(64 및 66) 간의 접합 바로 아래에 형성된다. 바람직하게는, AlGaN 영역들은 측면으로 인접하는 영역들의 형성이 완료된 후(즉, 도 3A 내지 도 3C와 관련하여 설명된 공정이 끝난 후)에 형성된다. 이후, 오믹 접촉부들 및 게이트 구조들이 형성됨으로써, 본 발명의 제2 실시예에 따른 디바이스를 얻는다.
주목할 사항으로서, 제3 실시예에 따른 디바이스는 게이트 구조(26 및 56) 아래의 절연 GaN(74)의 칼럼을 포함하는 바, 이는 AlGaN으로부터 형성되는 단일 반도체층(88)과 결합하여, 표준 AlGaN/GaN HFET의 특징을 복제(replicate)한다. 즉, 2DEG는 AlGaN층(88)과 그 아래의 절연 GaN(74) 사이에 형성된다.
다음으로, 도 5를 참조하면, 본 발명의 제3 실시예는 측면으로 인접하는 전도성 영역들 모두 위에서 확장되는 단일 반도체층(88)을 포함한다. 단일 반도체층(88)은 바람직하게는 AlGaN으로 구성되고, 캐리어들의 이동도를 증가시키기 위해 포함된다. AlGaN은 압전 분극 효과를 이용하기 위해 형성될 수 있다. 그러나, 만일 압전 분극이 요구되지 않는 다면, 1120 또는 1100 성장 방향이 사용될 수 있다. 단일 반도체층(88)은, 도 3A 내지 도 3C와 관련하여 설명된 공정이 완료된 후에 에피텍셜 성장될 수 있다. 이후, 오믹 접촉부들 및 게이트 구조들이 형성됨으로써, 본 발명의 제3 실시예에 따른 디바이스를 얻는다.
비록 본 발명은 특정 실시예들과 관련하여 설명되기는 하였지만, 다른 많은 수정들, 변형들 및 다른 용도들이 당업자에게 명백할 것이다. 따라서, 본 발명은 본원에서의 특정의 개시에 의해 한정되지 않으며, 단지 첨부된 청구항들에 의해서만 한정된다.
Claims (27)
- 지지 표면을 구비하는 공통 지지부와;상기 지지 표면 위에 형성되는 측면 반도체 스택과, 여기서 상기 스택은 상기 지지 표면 위에 형성되는 제1 반도체 칼럼 및 상기 지지 표면 위에 상기 제1 반도체 칼럼의 측면에 형성되는 제2 반도체 칼럼을 포함하여, 상기 스택은 상기 지지 표면을 따라 측면으로 확장하며;상기 제1 반도체 칼럼에 전기적으로 접속되는 제1 전기적 접촉부와; 그리고상기 제2 반도체 칼럼에 전기적으로 접속되는 제2 전기적 접촉부를 포함하는 것을 특징으로 하는 반도체 디바이스.
- 제 1 항에 있어서,상기 측면 반도체 스택은 제3 반도체 칼럼 및 상기 제3 반도체 칼럼에 인접하는 게이트 구조를 더 포함하고,상기 제3 반도체 칼럼은 상기 제1 반도체 칼럼 및 상기 제2 반도체 칼럼과 반대되는 전도도를 가지며 상기 지지 표면 위에 형성되고, 상기 제1 반도체 칼럼 및 상기 제2 반도체 칼럼의 측면에 인접하게 배치되는 것을 특징으로 하는 반도체 디바이스.
- 제 1 항에 있어서,상기 제1 반도체 칼럼은 제1 전도도를 갖고, 상기 제2 반도체 칼럼은 제2 전도도를 갖는 것을 특징으로 하는 반도체 디바이스.
- 제 3 항에 있어서,상기 제1 반도체 칼럼은 일 저항성을 갖는 하나의 영역 및 상기 일 저항성을 갖는 상기 영역에 측면으로 인접하며 보다 낮은 저항성을 갖는 다른 영역으로 구성되며, 상기 영역들은 모두 상기 지지 표면 상에 배치되는 것을 특징으로 하는 반도체 디바이스.
- 제 1 항에 있어서,상기 지지부는 Si, SiC, 또는 사파이어중 하나로 구성되는 것을 특징으로 하는 반도체 디바이스.
- 제 1 항에 있어서,상기 제1 반도체 칼럼 및 상기 제2 반도체 칼럼은 전도성 GaN으로 구성되는 것을 특징으로 하는 반도체 디바이스.
- 제 1 항에 있어서,상이한 밴드 갭의 반도체로 형성되고 적어도 상기 제1 반도체 칼럼 위에서 측면으로 확장되는 반도체층을 더 포함하는 것을 특징으로 하는 반도체 디바이스.
- 제 7 항에 있어서,상기 제1, 2 반도체 칼럼은 GaN으로 구성되고, 상기 반도체층은 AlGaN으로 구성되는 것을 특징으로 하는 반도체 디바이스.
- 제 1 항에 있어서,상이한 밴드 갭의 반도체로 형성되고 상기 제1, 2 반도체 칼럼 위에서 측면으로 확장되는 반도체층을 더 포함하는 것을 특징으로 하는 반도체 디바이스.
- 제 9 항에 있어서,상기 제1, 2 반도체 칼럼은 GaN으로 구성되고, 상기 반도체층은 AlGaN으로 구성되는 것을 특징으로 하는 반도체 디바이스.
- 지지 표면을 구비하는 공통 지지부와;제1 반도체 성분 및 제2 반도체 성분과; 그리고상기 제1 반도체 성분과 상기 제2 반도체 성분 사이에 배치되고, 상기 제1, 2 반도체 성분의 측면에 인접하는 절연 반도체 칼럼을 포함하여 구성되고,여기서, 상기 제1, 2 반도체 성분들 각각은:상기 지지 표면 위에 형성되는 측면 반도체 스택과, 여기서 상기 스택은 상기 지지 표면 위에 형성되는 제1 반도체 칼럼 및 상기 지지 표면 위에 상기 제1 반도체 칼럼의 측면에 형성되는 제2 반도체 칼럼을 포함하여, 상기 스택은 상기 지지 표면을 따라 측면으로 확장하며;상기 제1 반도체 칼럼에 전기적으로 접속되는 제1 전기적 접촉부와; 그리고상기 제2 반도체 칼럼에 전기적으로 접속되는 제2 전기적 접촉부를 포함하는 것을 특징으로 하는 반도체 디바이스.
- 제 11 항에 있어서,상기 제1, 2 반도체 성분들중 적어도 하나의 상기 측면 반도체 스택은 제3 반도체 칼럼 및 상기 제3 반도체 칼럼에 인접하는 게이트 구조를 더 포함하고,상기 제3 반도체 칼럼은 상기 제1 반도체 칼럼 및 상기 제2 반도체 칼럼과 반대되는 전도도를 가지며 상기 지지 표면 위에 형성되고, 상기 제1 반도체 칼럼 및 상기 제2 반도체 칼럼의 측면에 인접하게 배치되는 것을 특징으로 하는 반도체 디바이스.
- 제 11 항에 있어서,상기 제1, 2 반도체 성분들중 적어도 하나의 상기 제1 반도체 칼럼은 제1 전도도를 갖고, 상기 제2 반도체 칼럼은 제2 전도도를 갖는 것을 특징으로 하는 반도체 디바이스.
- 제 13 항에 있어서,상기 각 반도체 성분의 상기 제 1 반도체 칼럼은 일 저항성을 갖는 하나의 영역 및 상기 일 저항성을 갖는 상기 영역에 측면으로 인접하며 보다 낮은 저항성을 갖는 다른 영역으로 구성되며, 상기 영역들은 모두 상기 지지 표면 상에 배치되는 것을 특징으로 하는 반도체 디바이스.
- 제 11 항에 있어서,상기 지지부는 Si, SiC, 또는 사파이어중 하나로 구성되는 것을 특징으로 하는 반도체 디바이스.
- 제 11 항에 있어서,상기 제1 반도체 칼럼 및 상기 제2 반도체 칼럼은 전도성 GaN으로 구성되는 것을 특징으로 하는 반도체 디바이스.
- 제 11 항에 있어서,상이한 밴드 갭의 반도체로 형성되고 적어도 상기 제1 반도체 칼럼 위에서 측면으로 확장되는 반도체층을 더 포함하는 것을 특징으로 하는 반도체 디바이스.
- 제 17 항에 있어서,상기 제1, 2 반도체 칼럼은 GaN으로 구성되고, 상기 반도체층은 AlGaN으로 구성되는 것을 특징으로 하는 반도체 디바이스.
- 제 11 항에 있어서,상이한 밴드 갭의 반도체로 형성되고 상기 제1, 2 반도체 칼럼 위에서 측면으로 확장되는 반도체층을 더 포함하는 것을 특징으로 하는 반도체 디바이스.
- 제 19 항에 있어서,상기 제1, 2 반도체 칼럼은 GaN으로 구성되고, 상기 반도체층은 AlGaN으로 구성되는 것을 특징으로 하는 반도체 디바이스.
- 제 11 항에 있어서,상기 절연 반도체 칼럼은 비전도성의 GaN으로 구성되는 것을 특징으로 하는 반도체 디바이스.
- 기판의 주 표면 위에 성장 억제층을 형성하는 단계와;상기 성장 억제층의 부분들을 제거하여, 상기 기판의 상기 주 표면의 적어도 하나의 선택된 부분은 노출시키고, 상기 주 표면의 다른 부분은 상기 성장 억제층으로 덮이게 하는 단계와;에피택셜 성장 단계에 의해 상기 하나의 선택된 부분 위에 제1 반도체 칼럼을 형성하는 단계와, 여기서 상기 제1 반도체 칼럼은 상기 기판 위로 수직으로 확장되는 적어도 하나의 노출된 측벽을 포함하며; 그리고상기 제1 반도체 칼럼의 상기 노출된 측벽 위에 제2 반도체 칼럼을 측면으로 성장시키는 단계를 포함하는 것을 특징으로 하는 반도체 디바이스 제조 방법.
- 제 22 항에 있어서,상기 제1 반도체 칼럼을 형성하는 단계에서, 상기 성장 억제층 상에는 상기 제1 반도체 칼럼의 어느 부분도 성장하지 않는 것을 특징으로 하는 반도체 디바이스 제조 방법.
- 제 22 항에 있어서,상기 제1 반도체 칼럼은 GaN으로 구성되는 것을 특징으로 하는 반도체 디바이스 제조 방법.
- 제 22 항에 있어서,상기 기판은 SiC, Si, 또는 사파이어중 하나로 구성되는 것을 특징으로 하는 반도체 디바이스 제조 방법.
- 제 22 항에 있어서,상기 제2 반도체 칼럼은 노출된 수직 측벽을 포함하고,상기 방법은 상기 제2 반도체 칼럼의 상기 노출된 표면에 제3 반도체 칼럼을 성장시키는 단계와, 그리고 상기 제1 반도체 칼럼과 전기적으로 접촉하는 제1 오믹 접촉부 및 상기 제 3 반도체 칼럼 상의 제2 오믹 접촉부를 형성하는 단계를 더 포함하고,상기 제1, 2 반도체 칼럼은 일 전도도를 갖고, 상기 제3 반도체 칼럼은 다른 전도도를 갖는 것을 특징으로 하는 반도체 디바이스 제조 방법.
- 제 22 항에 있어서,상기 제2 반도체 칼럼은 노출된 수직 측벽을 포함하고,상기 방법은, 상기 제2 반도체 칼럼의 상기 노출된 표면에 제3 반도체 칼럼을 성장시키는 단계와, 여기서 상기 제3 반도체 칼럼은 노출된 측벽을 포함하고;상기 제3 반도체 칼럼의 상기 노출된 측벽에 제4 반도체 칼럼을 성장시키는 단계와; 그리고상기 제1 반도체 칼럼과 전기적으로 접촉하는 제1 오믹 접촉부, 상기 제4 반도체 칼럼 상의 제2 오믹 접촉부 및 상기 제3 반도체 칼럼 상의 게이트 구조를 형성하는 단계를 더 포함하며,상기 제1, 2 및 4 반도체 칼럼은 일 전도도를 가지며, 상기 제3 반도체 칼럼은 다른 전도도를 갖는 것을 특징으로 하는 반도체 디바이스 제조 방법.
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