DE112005000353T5 - Komplementäre Lateral-Nitrid-Trasistoren - Google Patents

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DE112005000353T5
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semiconductor pillar
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Robert Altadena Beach
Paul Altadena Bridger
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Abstract

Halbleiteranordnung, umfassend:
einen gemeinsamen Träger mit einer Trägeroberfläche;
einen Lateral-Halbleiterstapel, der über der Trägeroberfläche gebildet ist, wobei der Stapel eine erste Halbleitersäule, die über der Trägeroberfläche ausgebildet ist, und eine zweite Halbleitersäule, die seitlich von dem ersten Halbleiterbereich über der Trägeroberfläche ausgebildet ist, wobei sich der Stapel seitlich entlang der Trägeroberfläche erstreckt;
einen ersten elektrischen Kontakt, der elektrisch mit der ersten Halbleitersäule verbunden ist; und
einen zweiten elektrischen Kontakt, der elektrisch mit der zweiten Halbleitersäule verbunden ist.

Description

  • VERWANDTE ANMELDUNG
  • Die vorliegende Anmeldung basiert auf und beansprucht die provisorische US-Anmeldung mit der Seriennummer 60/544,910, eingereicht am 12. Februar 2004, mit dem Titel „COMPLIMENTARY LATERAL NITRIDE TRANSISTORS" (KOMPLEMENTÄRE LATERAL-NITRID-TRANSISTOREN), deren Priorität hiermit beansprucht wird und deren Offenbarung durch Verweis in die vorliegende Anmeldung aufgenommen ist.
  • GEBIET DER ERFINDUNG
  • Die vorliegende Erfindung betrifft Halbleiteranordnungen und insbesondere Leistungs-Halbleiteranordnungen und Verfahren zur Herstellung von Leistungs-Halbleiteranordnungen.
  • HINTERGRUND DER ERFINDUNG
  • Ein typisches Halbleiterfertigungsverfahren umfasst Schritte zur Abscheidung und/oder zum Aufwachsen eines dünnen Halbleiterfilms über einem Substrat und dann Ausbilden von Merkmalen in dem dünnen Halbleiterfilm durch eine Reihe von Diffusions- und Ablagerungsschritten. Zum Beispiel ist es üblich, eine dünne Schicht aus Silizium epitaxial über einem Siliziumsubstrat zu züchten, welches üblicherweise aus einem Block geschnitten wird, und dann PN-Übergänge in der Dünnschicht zu bilden, um die grundlegenden Teile einer Halbleiteranordnung zu bilden. Je nach Anordnung können dann andere Teile der Anordnung durch eine Reihe von Ablagerungs- und Ätzschritten ausgebildet werden. Zum Beispiel können in einem typischen Feldeffekttransistor Kanalbereiche durch Implantation und Diffusion von Dotiermitteln ausgebildet werden, und die Gatestrukturen werden benachbart zu dem Kanalbereich durch Züchten eines Gateoxids und Ablagerung und Strukturierung eines leitfähigen Materials, um die Gateelektroden zu bilden, ausgebildet.
  • Die herkömmlichen Verfahren schließen oftmals Maskierschritte ein, um die Bereiche, die implementiert werden sollen, zu definieren. Die Masken werden lithographisch gebildet und schließen oftmals Dimensionsfehler ein, sogar in gut gesteuerten Prozessen.
  • Typischerweise werden oftmals Konstruktionsregeln entwickelt, um die negativen Auswirkungen solcher Fehler zu verringern. Die Konstruktionsregeln könnten jedoch in unnötiger Weise größere Dimensionen in der Maske erfordern, um Verarbeitungsfehler zu kompensieren. Dadurch können Merkmale in einer Anordnung größer als erforderlich sein, wodurch mehr Material verbraucht wird, als idealerweise erforderlich ist.
  • Darüber hinaus umfasst die Ausbildung eines PN-Übergangs durch Diffusion das Implantieren von Dotiermitteln mit einer Leitfähigkeit in einen Halbleiterkörper mit einer anderen Leitfähigkeit und Ansteuern derselben bei einer hohen Temperatur, um die Dotiermittel zu aktivieren und mit einer gewünschten Tiefe und seitlichen Ausdehnung zu diffundieren. Das Diffusionsverfahren führt üblicherweise zu einem wannenförmigen Bereich mit einer Leitfähigkeit in einem Bereich mit einer anderen Leitfähigkeit. Unter Sperrspannungsbedingungen entwickeln die Ecken solcher wannenförmiger Bereiche starke elektrische Felder und der Durchbruch erfolgt bei Spannungen weit unter den theoretischen Durchbruchsgrenzen für einen PN-Übergang mit einem unendlichen Krümmungsradius (d. h. einem idealen PN-Übergang). Als ein Ergebnis muss die Konzentration der Dotiermittel oder die Dicken der Halbleiterbereiche erhöht werden, um die Absenkung der Durchbruchsspannung zu kompensieren. Darüber hinaus führt die Diffusion zu einem Konzentrationsgefälle, welches ein Faktor in der Konstruktion der Anordnung werden könnte. Zum Beispiel kann ein Konzentrationsgefälle in dem Kanalbereich negative Auswirkungen auf die Schwellenspannung und somit auf die Einschalteigenschaften eines Feldeffekttransistors haben.
    •
  • ZUSAMMENFASSUNG DER ERFINDUNG
  • Ein Halbleiter gemäß der vorliegenden Erfindung umfasst einen gemeinsamen Träger mit einer Trägeroberfläche, einen Lateral-Halbleiterstapel, der sich seitlich entlang der Trägeroberfläche erstreckt, wobei der Stapel eine erste Halbleitersäule, die über der Trägeroberfläche ausgebildet ist, und eine zweite Halbleitersäule, die seitlich von dem ersten Halbleiterbereich über der Trägeroberfläche ausgebildet ist, einen ersten elektrischen Kontakt, der elektrisch mit der ersten Halbleitersäule verbunden ist, und einen zweiten elektrischen Kontakt, der elektrisch mit der zweiten Halbleitersäule verbunden ist, umfasst.
  • Eine Halbleiteranordnung gemäß der vorliegenden Erfindung kann ein Feldeffekttransistor sein, welcher eine dritte Halbleitersäule mit einer anderen Leitfähigkeit als die erste Halbleitersäule und die zweite Halbleitersäule umfasst, welche über der Trägeroberfläche ausgebildet und seitlich benachbart zu der ersten Halbleitersäule und der zweiten Halbleitersäule angeordnet ist und des Weiteren eine Gatestruktur benachbart zu der dritten Halbleitersäule umfasst.
  • Eine Halbleiteranordnung gemäß der vorliegenden Erfindung kann auch eine PIN-Diode sein, in welcher die erste Halbleitersäule eine erste Leitfähigkeit aufweist, und die zweite Halbleitersäule eine zweite Leitfähigkeit aufweist.
  • Gemäß einer Ausführungsform der vorliegenden Erfindung besteht die erste Halbleitersäule aus einem Bereich mit einem spezifischen Widerstand und einem weiteren Bereich mit geringerem spezifischen Widerstand, der seitlich zu dem Bereich mit einem spezifischen Widerstand benachbart ist, wobei beide Bereiche über der Trägeroberfläche angeordnet sind. Zum Beispiel kann in einem Feldeffekttransistor gemäß der vorliegenden Erfindung ein Drainbereich mit niedrigerem spezifischen Widerstand seitlich benachbart zu einem Driftbereich mit einem höheren spezifischen Widerstand sein, oder in einer PIN-Diode gemäß der vorliegenden Erfindung ein Driftbereich mit einem höheren spezifischen Widerstand seitlich benachbart zu einem Kathoden- oder Anodenbereich mit niedrigerem spezifischen Widerstand sein.
  • In der bevorzugten Ausführungsform der vorliegenden Erfindung sind die Halbleitersäulen aus leitfähigem GaN oder einem beliebigen anderen III-Nitrid-Halbleitermaterial ausgebildet. In einer Abwandlung der bevorzugten Ausführungsform wird eine Halbleiterschicht mit einem unterschiedlichen Bandabstand über zumindest einer der Halbleitersäulen ausgebildet. In einer weiteren Abwandlung wird die Halbleiterschicht über der ersten und der zweiten Halbleitersäule ausgebildet. Das bevorzugte Material für die Halbleiterschicht ist AlGaN, welches, wenn es in Kombination mit GaN als Material zur Bildung der Halbleitersäulen verwendet wird, die Mobilität verbessern kann.
  • Nach einer weiteren Ausführungsform der vorliegenden Erfindung kann eine Halbleiteranordnung einen gemeinsamen Träger mit einer Trägeroberfläche, einer ersten Halbleiterkomponente und einer zweiten Halbleiterkomponente einschließen, welche jeweils umfassen:
    einen Lateral-Halbleiterstapel, der über der Trägeroberfläche ausgebildet ist, wobei der Stapel eine erste Halbleitersäule, die über der Trägeroberfläche ausgebildet ist, und eine zweite Halbleitersäule, die seitlich von dem ersten Halbleiterbereich über der Trägeroberfläche ausgebildet ist, umfasst, wobei sich der Stapel seitlich entlang der Trägeroberfläche erstreckt,
    einen ersten elektrischen Kontakt, der elektrisch mit der ersten Halbleitersäule verbunden ist, und
    einen zweiten elektrischen Kontakt, der elektrisch mit der zweiten Halbleitersäule verbunden ist; und
    eine isolierende Halbleitersäule, die zwischen und seitlich benachbart zu der ersten Halbleiterkomponente und der zweiten Halbleiterkomponente angeordnet ist.
  • In zumindest einer der Halbleiterkomponenten kann der Lateral-Halbleiterstapel des Weiteren eine dritte Halbleitersäule mit einer anderen Leitfähigkeit als die erste Halbleitersäule und die zweite Halbleitersäule, die über der Trägeroberfläche ausgebildet und seitlich benachbart zu der ersten Halbleitersäule und der zweiten Halbleitersäule angeordnet ist, sowie eine Gatestruktur benachbart zu der dritten Halbleitersäule einschließen.
  • Alternativ weist in zumindest einer der Halbleiterkomponenten die erste Halbleitersäule eine erste Leitfähigkeit und die zweite Halbleitersäule eine zweite Leitfähigkeit auf.
  • Eine Halbleiteranordnung gemäß der vorliegenden Erfindung wird durch ein Verfahren gefertigt, welches die Schritte umfasst: Züchten einer Wachstum verhindernden Schicht über einer größeren Oberfläche eines Substrats, wie etwa SiC, Si, oder Saphir, und dann Entfernen von Abschnitten der Wachstum verhindernden Schicht, um zumindest einen ausgewählten Abschnitt der größeren Oberfläche des Substrats freizulegen, während ein anderer Abschnitt der größeren Oberfläche mit der Wachstum verhindernden Schicht bedeckt belassen wird. Danach wird in einem Schritt epitaxialen Aufwachsens oder dergleichen eine erste Halbleitersäule an dem freigelegten Abschnitt des Substrats ausgebildet. Gemäß einem Aspekt der vorliegenden Erfindung wird die erste Halbleitersäule auf Grund der Anwesenheit der Wachstum verhindernden Schicht nur vertikal nur über dem freigelegten Abschnitt ausgebildet. Der erste so ausgebildete Halbleiter umfasst eine freigelegte Seitenwand. In einem folgenden Schritt des Aufwachsens wird eine weitere Halbleitersäule an der freigelegten Seitenwand der ersten Halbleiteranordnung ausgebildet, was in zwei seitlich benachbarten Halbleitersäulen resultiert. Dieses Verfahren kann so oft wie gewünscht wiederholt werden, um einen Lateralstapel von Halbleitersäulen mit einer oder verschiedenen Leitfähigkeiten mit unterschiedlichen spezifischen Widerständen zu erhalten. Die so gebildeten Säulen können dann als leitfähige Bereiche für Halbleiteranordnungen wie etwa Dioden oder Feldeffekttransistoren fungieren.
  • Die gemäß der vorliegenden Erfindung gebildeten seitlich benachbarten Säulen gestatten eine bessere Steuerung der Konzentration, Dimension und Gestalt der Übergänge zwischen den leitfähigen Bereichen. Somit kann zum Beispiel ein Basisbereich in einer Anordnung gemäß der vorliegenden Erfindung eine gleichmäßigere Konzentration aufweisen. Darüber hinaus kann ein PN-Übergang in einer Anordnung gemäß der vorliegenden Erfindung eine geringere Krümmung (d. h. einen größeren Krümmungsradius) aufweisen und somit eine Durchbruchspannung in Sperrrichtung aufweisen, die näher an der theoretischen Durchbruchspannung eines idealen PN-Übergangs liegt.
  • In vorteilhafter Weise erlaubt ein Verfahren gemäß der vorliegenden Erfindung die Fertigung verschiedener Anordnungen in einem gemeinsamen Halbleiterplättchen. Das heißt, es ermöglicht die Fertigung integrierter Anordnungen, in welcher verschiedene Anordnungen über einem gemeinsamen Substrat ausgebildet werden. Unter den Anordnungen, die gemäß der vorliegenden Erfindung ausgebildet werden können, sind NPN-, PNP-, N-Kanal- oder P-Kanal-Anordnungen. Somit kann ein Verfahren gemäß der vorliegenden Erfindung für die Fertigung komplementärer Anordnungen adaptiert werden.
  • Andere Merkmale und Vorteile der vorliegenden Erfindung werden in der folgenden Beschreibung der Erfindung deutlich werden, welche auf die beiliegenden Zeichnungen Bezug nimmt.
    •
  • KURZBESCHREIBUNG DER ZEICHNUNGEN
  • 1 ist eine Draufsicht von oben auf eine Anordnung gemäß einer ersten Ausführungsform der vorliegenden Erfindung.
  • 2 ist eine Querschnittsansicht einer Anordnung gemäß der ersten Ausführungsform der vorliegenden Erfindung entlang der Linie 2-2 und in Pfeilrichtung gesehen.
  • 3A – 3C veranschaulichen eine Ausführungsform eines Verfahrens zur Herstellung einer Anordnung gemäß der vorliegenden Erfindung.
  • 4 ist eine Querschnittsansicht einer zweiten Ausführungsform einer Anordnung gemäß der vorliegenden Erfindung.
  • 5 ist eine Querschnittsansicht einer dritten Ausführungsform einer Anordnung gemäß der vorliegenden Erfindung.
  • DETAILLIERTE BESCHREIBUNG DER FIGUREN
  • Unter Bezugnahme auf 1 und 2 umfasst eine Anordnung gemäß der ersten Ausführungsform der vorliegenden Erfindung eine Vielzahl von Halbleiteranordnungen, die auf einem gemeinsamen Substrat 10 ausgebildet sind. Das Substrat 10 kann aus Saphir, SiC, Si oder einem beliebigen anderen geeigneten Material bestehen.
  • Eine erste Halbleiteranordnung 12 in einer Anordnung gemäß der vorliegenden Erfindung ist ein NPN-Feldeffekttransistor, welcher einen ersten leitfähigen Bereich 14, der vorzugsweise aus N+ GaN besteht, einen Basisbereich 16, der vorzugsweise aus P+ GaN besteht und seitlich benachbart zu dem ersten leitfähigen Bereich 14 ist, einen zweiten leitfähigen Bereich 18, der vorzugsweise aus N oder N– GaN besteht und seitlich benachbart zu dem Basisbereich 16 ist, und einen dritten leitfähigen Bereich 20, der vorzugsweise aus N+ GaN besteht und seitlich benachbart zu dem zweiten leitfähigen Bereich 18 ist, umfasst. Der erste leitfähige Bereich 14 ist der Sourcebereich, der zweite leitfähige Bereich 18 ist der Driftbereich und der dritte leitfähige Bereich 20 ist der Drainbereich der ersten Halbleiteranordnung 12. Wie in 2 zu sehen, ist jeder Bereich der ersten Anordnung 12 eine vertikal ausgerichtete Säule und erstreckt sich somit in einer Richtung weg von der Oberfläche des Substrats 10, über welcher sie angeordnet ist. Das heißt, jeder leitfähige Bereich ist eine vertikale Säule, welche über einer Trägeroberfläche des Substrats 10 getragen wird.
  • Die erste Halbleiteranordnung 12 umfasst des Weiteren einen ersten ohmschen Kontakt 22 (Sourcekontakt), welcher ohmisch mit dem ersten leitfähigen Bereich 14 verbunden ist, einen zweiten ohmschen Kontakt 24 (Drainkontakt), welcher ohmisch mit dem dritten leitfähigen Bereich 20 verbunden ist, und die Gatestruktur 26, welche über dem Basisbereich 16 angeordnet ist. Die Gatestruktur 26 umfasst eine Gateisolierung 28, welche aus SiO2 oder einem beliebigen anderen Isolator besteht, und eine Gateelektrode 30.
  • Die zweite Halbleiteranordnung 15 in einer Anordnung gemäß der ersten Ausführungsform der vorliegenden Erfindung ist ein pin-Gleichrichter, welcher einen ersten leitfähigen Bereich 32, der vorzugsweise aus P+ GaN besteht, einen zweiten leitfähigen Bereich 34, der vorzugsweise aus P– GaN besteht und seitlich benachbart zu dem ersten leitfähigen Bereich 32 der zweiten Halbleiteranordnung 14 ist, und einen dritten leitfähigen Bereich 36, der vorzugsweise aus N+ GaN und seitlich benachbart zu dem zweiten leitfähigen Bereich 34 ist, umfasst. Der erste Bereich 32 ist der Anodenbereich, der zweite leitfähige Bereich 34 ist der Driftbereich und der dritte leitfähige Bereich 36 ist der Kathodenbereich der zweiten Halbleiteranordnung 15. Die zweite Halbleiteranordnung 14 umfasst des Weiteren einen ersten ohmschen Kontakt 38 (Anodenkontakt), welcher ohmisch mit dem ersten leitfähigen Bereich 32 verbunden ist, und einen zweiten ohmschen Kontakt 40 (Kathodenkontakt), welcher ohmisch mit dem dritten leitfähigen Bereich verbunden ist.
  • Eine Anordnung gemäß der ersten Ausführungsform umfasst des Weiteren eine dritte Halbleiteranordnung 42, welche vorzugsweise ein PNP-Feldeffekttransistor ist. Die dritte Halbleiteranordnung 42 umfasst einen ersten leitfähigen Bereich 44 oder den Sourcebereich, welcher vorzugsweise aus P+ GaN besteht, einen Basisbereich 46, welcher vorzugsweise aus N+ GaN besteht und seitlich benachbart zu dem ersten leitfähigen Bereich 44 ist, einen zweiten leitfähigen Bereich 48 oder den Driftbereich, welcher aus P– GaN besteht und seitlich benachbart zu dem Basisbereich 46 ist, und einem dritten leitfähigen Bereich 50 oder dem Drainbereich, welcher vorzugsweise aus P+ GaN besteht und seitlich benachbart zu dem zweiten leitfähigen Bereich 48 ist.
  • Die dritte Halbleiteranordnung 42 umfasst des Weiteren einen ersten ohmschen Kontakt 52 (Sourcekontakt), welcher ohmisch mit deren erstem leitfähigen Bereich 44 verbunden ist, einen zweiten ohmschen Kontakt 54 (Drainkontakt), welcher ohmisch mit dem dritten Halbleiterbereich 54 verbunden ist, und eine Gatestruktur 56, welche über dem Basisbereich 46 angeordnet ist. Die Gatestruktur 56 umfasst einen Gateisolator 58, welcher aus SiO2 oder einem beliebigen anderen Isolator besteht, und eine Gateelektrode 60.
  • Eine Anordnung gemäß der ersten Ausführungsform der vorliegenden Erfindung umfasst des Weiteren eine vierte Halbleiteranordnung 62, welche vorzugsweise auch ein PIN-Gleichrichter ist. Die vierte Halbleiteranordnung 62 umfasst einen ersten leitfähigen Bereich 64 oder den Kathodenbereich, welcher vorzugsweise aus N+ GaN besteht, einen zweiten leitfähigen Bereich 66 oder den Driftbereich, welcher vorzugsweise aus N oder N– GaN besteht und seitlich benachbart zu dem ersten Halbleiterbereich 64 ist, und einen dritten Halbleiterbereich 68 oder dem Anodenbereich, welcher vorzugsweise aus P+ GaN besteht und seitlich benachbart zu dem zweiten leitfähigen Bereich 66 derselben ist.
  • Die vierte Halbleiteranordnung 62 umfasst des Weiteren einen ersten ohmschen Kontakt 70 (Kathodenkontakt), welcher ohmisch mit dem ersten leitfähigen Bereich 64 derselben verbunden ist, und einen zweiten ohmschen Kontakt 72 (Anodenkontakt), welcher ohmisch mit dem dritten leitfähigen Bereich 68 derselben verbunden ist.
  • In einer Anordnung gemäß der ersten Ausführungsform der vorliegenden Erfindung ist die erste Halbleiteranordnung 12 seitlich, aber in einem Abstand von der zweiten Halbleiteranordnung 15 angeordnet, die zweite Halbleiteranordnung 15 ist seitlich, aber in einem Abstand von der dritten Halbleiteranordnung 42 angeordnet, und die dritte Halbleiteranordnung 42 ist seitlich, aber in einem Abstand von der vierten Halbleiteranordnung 62 angeordnet. Jede Halbleiteranordnung ist auch elektrisch von einer seitlich in einem Abstand angeordneten Halbleiteranordnung durch einen Isolierkörper 74 isoliert, welcher in der bevorzugten Ausführungsform isolierendes GaN sein kann.
  • Unter nunmehriger Bezugnahme auf 3A wird, um eine Anordnung gemäß der vorliegenden Erfindung zu fertigen, eine Wachstum verhindernde Schicht 76 über dem Substrat 10 gebildet, indem zuerst eine Schicht aus Wachstum verhinderndem Material, wie etwa HfO oder SiO2, über einer einzelnen größeren Oberfläche des Substrats 10 abgeschieden wird und dann ausgewählte Bereiche derselben geätzt werden, um ausgewählte Bereiche 76 zum Aufwachsen leitfähiger Bereiche vorzubereiten.
  • Unter Bezugnahme auf 3B werden Bereiche aus N+ GaN, welche die leitfähigen Bereiche 20 bzw. 64 in der ersten Halbleiteranordnung 12 und der vierten Halbleiteranordnung 62 bilden werden, epitaxial über ausgewählten Bereichen 78 des Substrats 10, welche nicht durch eine Wachstum verhindernde Schicht 76 bedeckt sind, gezüchtet. Wie in 3B zu sehen ist, erhebt sich jeder leitfähige Bereich über die Wachstum verhindernde Schicht 76 und umfasst offene Oberflächen 80.
  • Unter nunmehriger Bezugnahme auf 3C werden in darauf folgenden Schritten des Aufwachsens die Halbleiterbereiche, welche die leitfähigen Bereiche in den Halbleiteranordnungen 12, 15, 42, 62 bilden werden, ausgebildet, und die nicht leitfähigen Bereiche 74 werden in darauf folgenden Epitaxieschritten gebildet. Insbesondere werden die Bereiche 18 und 66 jeweils auf eine gewünschte Dicke über offenen Oberflächen 80 der Bereiche 20 bzw. 64 ausgebildet. Wie aus den Figuren ersichtlich ist, wachsen die Bereiche 18 und 66 jeweils seitlich an den offenen Oberflächen 80 der leitfähigen Bereiche 20 bzw. 64, und wenn das Wachstumsverfahren abgeschlossen ist (wenn eine gewünschte Dicke erreicht wurde), hat der Bereich 8 eine Oberfläche gegenüber der Oberfläche 80 des Bereichs 20, die bereit ist, eine Halbleiterschicht aufzunehmen, und der Bereich 66 hat eine Oberfläche gegenüber der Oberfläche 80 des Bereichs 64, die bereit ist, eine Halbleiterschicht aufzunehmen. Danach werden die Halbleiterbereiche für eine Anordnung gemäß der vorliegenden Erfindung auf dieselbe Weise ausgebildet, bis vorzugsweise der Spalt 82 zwischen den Bereichen 20 und 64 gefüllt ist. Danach werden an geeigneten Stellen ohmsche Kontakte und Gatestrukturen ausgebildet, um eine Anordnung gemäß der vorliegenden Erfindung zu erhalten, wie sie zum Beispiel in 2 zu sehen ist.
  • Es ist anzumerken, dass die Säulen nicht in einem Winkel von 90° in Bezug auf das Substrat 10 stehen müssen, sondern mit einem anderen Winkel als 90° geneigt werden können, ohne von der vorliegenden Erfindung abzuweichen.
  • Unter Bezugnahme auf 4 umfasst eine Anordnung gemäß der zweiten Ausführungsform des Weiteren die Halbleiterschichten 84, 86, die zu der ersten Halbleiteranordnung 12 und der vierten Halbleiteranordnung 62 hinzugefügt wurden. Die Halbleiterschichten 84, 86 bestehen vorzugsweise aus AlGaN. Auf Grund des piezoelektrischen Polarisierungseffekts wird ein zweidimensionales Elektronengas (2DEG) genau unter dem Übergang zwischen dem AlGaN-Bereich 84 und GaN in den Bereichen 18 und 20 der ersten Halbleiteranordnung 12, sowie dem Übergang zwischen dem AlGaN-Bereich 86 und den GaN-Bereichen 64 und 66 gebildet. Vorzugsweise werden die AlGaN-Bereiche ausgebildet, nachdem die Bildung der seitlich benachbarten Bereiche abgeschlossen ist (d. h. nach dem Abschluss des unter Bezugnahme auf 3A – 3C beschriebenen Verfahrens). Danach werden die ohmschen Kontakte und die Gatestrukturen gebildet, um eine Anordnung gemäß der zweiten Ausführungsform der vorliegenden Erfindung zu erhalten.
  • Es ist anzumerken, dass eine Anordnung gemäß der dritten Ausführungsform eine Säule 74 aus isolierendem GaN unter den Gatestrukturen 26, 56 einschließen kann, welche in Kombination mit der Schicht 88 aus einem einzelnen Halbleiter, die aus AlGaN gebildet ist, die Eigenschaften eines standardmäßigen AlGaN/GaN-HFETs nachbilden. Das heißt, ein 2DEG wird zwischen der AlGaN-Schicht 88 und dem isolierenden GaN 74 unter derselben gebildet.
  • Unter nunmehriger Bezugnahme auf 5 umfasst eine dritte Ausführungsform der vorliegenden Erfindung eine Schicht 88 aus einem einzelnen Halbleiter, welche sich über alle seitlich benachbarten leitfähigen Bereiche erstreckt. Die Schicht 88 aus einem einzelnen Halbleiter besteht vorzugsweise aus AlGaN und ist vorgesehen, um die Mobilität der Ladungsträger zu erhöhen. AlGaN kann gebildet werden, um aus dem piezoelektrischen Polarisierungseffekt Nutzen zu ziehen. Wenn jedoch keine piezoelektrische Polarisierung erwünscht ist, können die Wachstumsrichtungen 1120 oder 1100 verwendet werden. Die Schicht 88 aus einem einzelnen Halbleiter kann nach dem Abschluss des unter Bezugnahme auf 3A – 3C beschriebenen Verfahrens epitaxial gezüchtet werden. Danach werden die ohmschen Kontakte und die Gatestrukturen gebildet, um eine Anordnung gemäß der dritten Ausführungsform der vorliegenden Erfindung zu erhalten.
  • Obwohl die vorliegende Erfindung in Verbindung mit bestimmten Ausführungsformen derselben beschrieben wurde, ist anzumerken, dass verschiedene weitere Abwandlungen und Änderungen sowie andere Verwendungen für den Fachmann offensichtlich sein werden. Daher wird die vorliegende Erfindung vorzugsweise nicht durch die gezeigten Ausführungsformen eingeschränkt, sondern nur durch die folgenden Patentansprüche.
  • Zusammenfassung
  • Halbleiteranordnung, welche einen sich lateral erstreckenden Stapel von seitlich benachbarten, leitfähigen Halbleiterbereichen umfasst, die über einer Trägeroberfläche eines Substrats ausgebildet sind, und ein Verfahren zur Fertigung der Anordnung.

Claims (27)

  1. Halbleiteranordnung, umfassend: einen gemeinsamen Träger mit einer Trägeroberfläche; einen Lateral-Halbleiterstapel, der über der Trägeroberfläche gebildet ist, wobei der Stapel eine erste Halbleitersäule, die über der Trägeroberfläche ausgebildet ist, und eine zweite Halbleitersäule, die seitlich von dem ersten Halbleiterbereich über der Trägeroberfläche ausgebildet ist, wobei sich der Stapel seitlich entlang der Trägeroberfläche erstreckt; einen ersten elektrischen Kontakt, der elektrisch mit der ersten Halbleitersäule verbunden ist; und einen zweiten elektrischen Kontakt, der elektrisch mit der zweiten Halbleitersäule verbunden ist.
  2. Halbleiteranordnung nach Anspruch 1, wobei der Lateral-Halbleiterstapel des Weiteren eine dritte Halbleitersäule umfasst mit einer anderen Leitfähigkeit als die erste Halbleitersäule und die zweite Halbleitersäule, die über der Trägeroberfläche ausgebildet und seitlich benachbart zu der ersten Halbleitersäule und der zweiten Halbleitersäule angeordnet ist, und des Weiteren eine Gatestruktur benachbart zu der dritten Halbleitersäule umfasst.
  3. Halbleiteranordnung nach Anspruch 1, wobei die erste Halbleitersäule eine erste Leitfähigkeit und die zweite Halbleitersäule eine zweite Leitfähigkeit aufweist.
  4. Halbleiteranordnung nach Anspruch 3, wobei die erste Halbleitersäule aus einem Bereich mit einem spezifischen Widerstand und einem weiteren Bereich mit geringerem spezifischen Widerstand besteht, der seitlich zu dem Bereich mit einem spezifischen Widerstand benachbart ist, wobei beide Bereiche an der Trägeroberfläche angeordnet sind.
  5. Halbleiteranordnung nach Anspruch 1, wobei das Substrat entweder Si, SiC oder Saphir umfasst.
  6. Halbleiteranordnung nach Anspruch 1, wobei die erste Halbleitersäule und die zweite Halbleitersäule aus leitfähigem GaN bestehen.
  7. Halbleiteranordnung nach Anspruch 1, des Weiteren umfassend eine Halbleiterschicht, die aus einem Halbleiter mit einem unterschiedlichen Bandabstand ausgebildet ist, der sich über zumindest die erste Halbleitersäule erstreckt.
  8. Halbleiteranordnung nach Anspruch 7, wobei die erste und zweite Halbleitersäule aus GaN bestehen, und die Halbleiterschicht aus AlGaN besteht.
  9. Halbleiteranordnung nach Anspruch 1, des Weiteren umfassend eine Halbleiterschicht, die aus einem Halbleiter mit einem unterschiedlichen Bandabstand ausgebildet ist, der sich über die erste und zweite Halbleitersäule erstreckt.
  10. Halbleiteranordnung nach Anspruch 9, wobei die erste und zweite Halbleitersäule aus GaN bestehen, und die Halbleiterschicht aus AlGaN besteht.
  11. Halbleiteranordnung, umfassend: einen gemeinsamen Träger mit einer Trägeroberfläche; eine erste Halbleiterkomponente und eine zweite Halbleiterkomponente, jede umfassend: einen Lateral-Halbleiterstapel, der über der Trägeroberfläche gebildet ist, wobei der Stapel eine erste Halbleitersäule, die über der Trägeroberfläche ausgebildet ist, und eine zweite Halbleitersäule, die seitlich von dem ersten Halbleiterbereich über der Trägeroberfläche ausgebildet ist, wobei sich der Stapel seitlich entlang der Trägeroberfläche erstreckt; einen ersten elektrischen Kontakt, der elektrisch mit der ersten Halbleitersäule verbunden ist; und einen zweiten elektrischen Kontakt, der elektrisch mit der zweiten Halbleitersäule verbunden ist; und eine isolierende Halbleitersäule, die zwischen und seitlich benachbart zu der ersten Halbleiterkomponente und der zweiten Halbleiterkomponente angeordnet ist.
  12. Halbleiteranordnung nach Anspruch 11, wobei der Lateral-Halbleiterstapel in zumindest einer der Halbleiterkomponenten des Weiteren eine dritte Halbleitersäule mit einer anderen Leitfähigkeit als die erste Halbleitersäule und die zweite Halbleitersäule umfasst, die über der Trägeroberfläche ausgebildet ist und seitlich benachbart zu der ersten Halbleitersäule und der zweiten Halbleitersäule angeordnet ist, und des Weiteren eine Gatestruktur benachbart zu der dritten Halbleitersäule umfasst.
  13. Halbleiteranordnung nach Anspruch 11, wobei in zumindest einer der Halbleiterkomponenten die erste Halbleitersäule eine erste Leitfähigkeit und die zweite Halbleitersäule eine zweite Leitfähigkeit aufweist.
  14. Halbleiteranordnung nach Anspruch 13, wobei die erste Halbleitersäule in jeder Halbleiterkomponente aus einem Bereich mit einem spezifischen Widerstand und einem weiteren Bereich mit geringerem spezifischen Widerstand besteht, der seitlich zu dem Bereich mit einem spezifischen Widerstand benachbart ist, wobei beide Bereiche an der Trägeroberfläche angeordnet sind.
  15. Halbleiteranordnung nach Anspruch 11, wobei das Substrat entweder Si, SiC oder Saphir umfasst.
  16. Halbleiteranordnung nach Anspruch 11, wobei die erste Halbleitersäule und die zweite Halbleitersäule aus leitfähigem GaN bestehen.
  17. Halbleiteranordnung nach Anspruch 11, des Weiteren umfassend eine Halbleiterschicht, die aus einem Halbleiter mit einem unterschiedlichen Bandabstand ausgebildet ist, der sich seitlich über zumindest die erste Halbleitersäule erstreckt.
  18. Halbleiteranordnung nach Anspruch 17, wobei die erste und zweite Halbleitersäule aus GaN bestehen, und die Halbleiterschicht aus AlGaN besteht.
  19. Halbleiteranordnung nach Anspruch 11, des Weiteren umfassend eine Halbleiterschicht, die aus einem Halbleiter mit einem unterschiedlichen Bandabstand ausgebildet ist, der sich seitlich über die erste und zweite Halbleitersäule erstreckt.
  20. Halbleiteranordnung nach Anspruch 19, wobei die erste und zweite Halbleitersäule aus GaN bestehen, und die Halbleiterschicht aus AlGaN besteht.
  21. Halbleiteranordnung nach Anspruch 11, wobei die isolierende Halbleitersäule aus nicht leitfähigem GaN besteht.
  22. Verfahren zur Herstellung einer Halbleiteranordnung, umfassend die Schritte: Ausbilden einer Wachstum verhindernden Schicht über einer größeren Oberfläche eines Substrats; Entfernen von Abschnitten der Wachstum verhindernden Schicht, um zumindest einen ausgewählten Abschnitt der größeren Oberfläche des Substrats freizulegen, während ein anderer Abschnitt der größeren Oberfläche mit der Wachstum verhindernden Schicht bedeckt belassen wird; Ausbilden einer ersten Halbleitersäule über dem einen ausgewählten Abschnitt in einem Schritt epitaxialen Aufwachsens, wobei die Halbleitersäule zumindest eine freigelegte Seitenwand umfasst, die sich vertikal über das Substrat erstreckt; und Züchten einer zweiten Halbleitersäule seitlich an der freigelegten Seitenwand der ersten Halbleitersäule.
  23. Verfahren nach Anspruch 22, wobei kein Teil der ersten Halbleitersäule in dem Ausbildungsschritt auf der Wachstum verhindernden Schicht wächst.
  24. Verfahren nach Anspruch 22, wobei die Halbleitersäule aus GaN besteht.
  25. Verfahren nach Anspruch 22, wobei das Substrat entweder aus SiC, Si oder Saphir besteht.
  26. Verfahren nach Anspruch 22, wobei die zweite Halbleitersäule eine freigelegte vertikale Seitenwand umfasst, und des Weiteren umfassend das Züchten einer dritten Halbleitersäule an der freigelegten Oberfläche der zweiten Halbleitersäule, wobei die erste und zweite Halbleitersäule eine Leitfähigkeit aufweisen und die dritte Halbleitersäule eine andere Leitfähigkeit aufweist, und des Weiteren umfassend das Ausbilden eines ersten ohmschen Kontakts in elektrischem Kontakt mit der ersten Halbleitersäule und eines zweiten ohmschen Kontakts an der dritten Halbleitersäule.
  27. Verfahren nach Anspruch 22, wobei die zweite Halbleitersäule eine freigelegte vertikale Seitenwand umfasst, und des Weiteren umfassend das Züchten einer dritten Halbleitersäule an der freigelegten Oberfläche der zweiten Halbleitersäule, wobei die dritte Halbleitersäule eine freigelegte Seitenwand umfasst; Züchten einer vierten Halbleitersäule an der freigelegten Seitenwand der dritten Halbleitersäule, wobei die erste, zweite, und vierte Halbleitersäule eine Leitfähigkeit aufweisen und die dritte Halbleitersäule eine andere Leitfähigkeit aufweist, und des Weiteren umfassend das Ausbilden eines ersten ohmschen Kontakts in elektrischem Kontakt mit der ersten Halbleitersäule, eines zweiten ohmschen Kontakts an der vierten Halbleitersäule, und einer Gatestruktur an der dritten Halbleitersäule.
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