KR101844712B1 - 핀 전계 효과 트랜지스터 (ＦｉｎＦＥＴ) 디바이스 및 이의 형성 방법 - Google Patents

핀 전계 효과 트랜지스터 (ＦｉｎＦＥＴ) 디바이스 및 이의 형성 방법 Download PDF

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Abstract

핀 전계 효과 트랜지스터(FinFET) 디바이스 구조물 및 FinFET 디바이스 구조물을 형성하는 방법이 제공된다. FinFET 구조물은 기판 및 기판 위로 연장하는 핀 구조물을 포함한다. FinFET 구조물은 핀 구조물 상에 형성된 에피텍셜 구조물을 포함하고, 에피텍셜 구조물은 제1 높이를 갖는다. FinFET 구조물은 또한 에피텍셜 구조물에 인접하게 형성된 핀 측벽 스페이서를 포함한다. 핀 측벽 스페이서는 제2 높이를 가지며, 제1 높이는 제2 높이보다 더 크고, 핀 측벽 스페이서는 에피텍셜 구조물의 제1 높이 및 부피를 제어하도록 구성된다.

Description

핀 전계 효과 트랜지스터 (ＦｉｎＦＥＴ) 디바이스 및 이의 형성 방법{FIN FIELD EFFECT TRANSISTOR (FINFET) DEVICE AND METHOD FOR FORMING THE SAME}
본 발명은 핀 전계 효과 트랜지스터(FinFET; fin field effect transistor) 디바이스 및 이의 형성 방법에 관한 것이다.
반도체 디바이스는 개인용 컴퓨터, 휴대 전화, 디지털 카메라, 및 기타 전자 기기와 같은 다양한 전자 애플리케이션에서 사용된다. 반도체 디바이스는 통상적으로, 반도체 기판 위에 절연성 또는 유전체 재료층, 전도성 재료층, 및 반도성 재료층을 순차적으로 성막하고, 그 위에 회로 컴포넌트 및 요소를 형성하도록 리소그래피를 사용하여 다양한 재료층을 패터닝함으로써 제조된다. 많은 집적 회로가 통상적으로 단일 반도체 웨이퍼 상에서 제조되며, 스크라이브 라인을 따라 집적 회로들 사이를 쏘잉(sawing)함으로써 웨이퍼 상의 개별 다이들이 단일화(singulated)된다. 개별 다이는 예를 들어 개별적으로, 멀티칩 모듈로, 또는 다른 유형의 패키징으로 통상적으로 패키징된다.
반도체 산업이 더 높은 디바이스 밀도, 더 높은 성능, 및 더 낮은 비용을 추구하여 나노미터 기술 프로세스 노드로 발전함에 따라, 제조 및 설계 둘 다의 쟁점으로부터의 도전 과제로서 핀 전계 효과 트랜지스터(FinFET; fin field effect transistor)와 같은 3차원 설계의 개발을 일으켰다. FinFET은 기판으로부터 연장하는 얇은 수직 "핀"(또는 핀 구조물)을 갖도록 제조된다. FinFET의 채널은 이 수직 핀에 형성된다. 게이트가 핀 위에 제공된다. FinFET의 이점은 단채널 효과를 감소시키는 것과 더 높은 전류 흐름을 포함할 수 있다.
기존의 FinFET 디바이스 및 FinFET 디바이스의 제조 방법은 일반적으로 그의 의도한 목적에 충분하였지만, 이들은 모든 점에서 완전히 만족스럽지는 못하였다.
핀 전계 효과 트랜지스터(FinFET) 디바이스 구조물 및 FinFET 디바이스 구조물을 형성하는 방법이 제공된다. FinFET 구조물은 기판 및 기판 위로 연장하는 핀 구조물을 포함한다. FinFET 구조물은 핀 구조물 상에 형성된 에피텍셜 구조물을 포함하고, 에피텍셜 구조물은 제1 높이를 갖는다. FinFET 구조물은 또한 에피텍셜 구조물에 인접하게 형성된 핀 측벽 스페이서를 포함한다. 핀 측벽 스페이서는 제2 높이를 가지며, 제1 높이는 제2 높이보다 더 크고, 핀 측벽 스페이서는 에피텍셜 구조물의 제1 높이 및 부피를 제어하도록 구성된다.
본 개시의 양상은 첨부 도면과 함께 볼 때 다음의 상세한 설명으로부터 가장 잘 이해될 것이다. 산업계에서의 표준 실시에 따라, 다양한 특징부들이 축척대로 도시된 것은 아님을 유의하여야 한다. 사실상, 다양한 특징부의 치수는 설명을 명확하게 하기 위해 임의적으로 증가되거나 감소될 수 있다.
도 1은 본 개시의 일부 실시예에 따라 핀 전계 효과 트랜지스터(FinFET) 디바이스 구조물의 사시도를 도시한다.
도 2a 내지 도 2f는 본 개시의 일부 실시예에 따라 핀 전계 효과 트랜지스터(FinFET) 디바이스 구조물을 형성하는 다양한 단계들의 단면도를 도시한다.
도 2g는 본 개시의 일부 실시예에 따라 도 2f의 영역 A의 확대도이다.
도 3a 및 도 3b는 본 개시의 일부 실시예에 따라 핀 전계 효과 트랜지스터(FinFET) 디바이스 구조물을 형성하는 다양한 단계들의 단면도를 도시한다.
도 3c는 본 개시의 일부 실시예에 따라 도 3b의 영역 B의 확대도이다.
도 4a 내지 도 4d는 본 개시의 일부 실시예에 따라 핀 전계 효과 트랜지스터(FinFET) 디바이스 구조물을 형성하는 다양한 단계들의 단면도를 도시한다.
도 4e는 본 개시의 일부 실시예에 따라 도 4d의 영역 C의 확대도이다.
다음의 개시는 제공하는 주제의 상이한 특징들을 구현하기 위한 많은 다양한 실시예 또는 예를 제공한다. 구체적 예의 컴포넌트 및 구성이 본 개시를 단순화하도록 아래에 기재된다. 이들은 물론 단지 예일 뿐이고, 한정하고자 하는 것이 아니다. 예를 들어, 이어지는 다음 기재에서, 제2 특징부 상에 또는 위에 제1 특징부를 형성하는 것은, 제1 및 제2 특징부가 직접 접촉하여 형성되는 실시예를 포함할 수 있고, 또한 제1 및 제2 특징부가 직접 접촉하지 않도록 제1 특징부와 제2 특징부 사이에 추가의 특징부가 형성될 수 있는 실시예도 포함할 수 있다. 또한, 본 개시는 다양한 예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이 반복은 단순하고 명확하게 하기 위한 것이며, 그 자체가 설명되는 다양한 실시예 및/또는 구성 간의 관계를 지시하는 것은 아니다.
본 실시예의 일부 변형이 기재된다. 다양한 도면 및 예시적인 실시예 전반에 걸쳐, 유사한 참조 번호는 유사한 구성요소를 지정하는데 사용된다. 방법 전에, 방법 동안 그리고 방법 후에 추가의 동작이 제공될 수 있고 기재된 동작 중의 일부가 방법의 다른 실시예에 대하여 교체되거나 제거될 수 있다는 것을 이해하여야 한다.
핀 전계 효과 트랜지스터(FinFET) 디바이스 구조물을 형성하기 위한 실시예가 제공된다. 도 1은 본 개시의 일부 실시예에 따른 핀 전계 효과 트랜지스터(FinFET) 디바이스 구조물(10)의 사시도를 도시한다. FinFET 디바이스 구조물(10)은 N 타입 FinFET 디바이스 구조물(NMOS)(15) 및 P 타입 FinFET 디바이스 구조물(PMOS)(25)을 포함한다.
FinFET 디바이스 구조물(10)은 기판(102)을 포함한다. 기판(102)은 실리콘 또는 기타 반도체 재료로 제조될 수 있다. 대안으로서 또는 추가적으로, 기판(102)은 게르마늄과 같은 다른 원소 반도체 재료를 포함할 수 있다. 일부 실시예에서, 기판(102)은 실리콘 카바이드, 갈륨 비소, 인듐 비소화물, 또는 인듐 인화물과 같은 화합물 반도체로 제조된다. 일부 실시예에서, 기판(102)은 실리콘 게르마늄, 실리콘 게르마늄 카바이드, 갈륨 비소 인화물, 또는 갈륨 인듐 인화물과 같은 합금 반도체로 제조된다. 일부 실시예에서, 기판(102)은 에피텍셜 층을 포함한다. 예를 들어, 기판(102)은 벌크 반도체를 덮는 에피텍셜 층을 갖는다.
FinFET 디바이스 구조물(100)은 또한 기판(102)으로부터 연장하는 하나 이상의 핀 구조물(104)(예를 들어, Si 핀)을 포함한다. 핀 구조물(104)은 선택적으로 게르마늄(Ge)을 포함할 수 있다. 핀 구조물(104)은 포토리소그래피 및 에칭 프로세스와 같은 적합한 프로세스를 사용함으로써 형성될 수 있다. 일부 실시예에서, 핀 구조물(104)은 건식 에칭 또는 플라즈마 프로세스를 사용하여 기판(102)으로부터 에칭된다.
일부 다른 실시예에서, 핀 구조물(104)은 더블 패터닝 리소그래피(DPL; double patterning lithography) 프로세스에 의해 형성될 수 있다. DPL은 패턴을 2개의 인터리브드(interleaved) 패턴들로 나눔으로써 기판 상에 패턴을 구성하는 방법이다. DPL은 향상된 특징부(예를 들어, 핀) 밀도를 가능하게 한다.
STI(shallow trench isolation) 구조물과 같은 격리 구조물(108)이 핀 구조물(104)을 둘러싸도록 형성된다. 일부 실시예에서, 도 1에 도시된 바와 같이, 핀 구조물(104)의 하부 부분은 격리 구조물(108)에 의해 둘러싸이고, 핀 구조물(104)의 상부 부분은 격리 구조물(108)로부터 돌출한다. 다르게 말하자면, 핀 구조물(104)의 일부가 격리 구조물(108)에 매립된다(embedded). 격리 구조물(108)은 전기적 간섭 또는 크로스토크를 막는다.
FinFET 디바이스 구조물(100)은 게이트 전극(110) 및 게이트 유전체 층(도시되지 않음)을 포함한 게이트 스택 구조물을 더 포함한다. 게이트 스택 구조물은 핀 구조물(104)의 중심 부분 위에 형성된다. 일부 다른 실시예에서, 복수의 게이트 스택 구조물이 핀 구조물(104) 위에 형성된다.
일부 다른 실시예에서, 게이트 스택 구조물은 더미 게이트 스택이고, 높은 열 예산(thermal budget) 프로세스가 수행된 후에 금속 게이트(MG; metal gate)로 나중에 교체된다.
게이트 유전체 층(도시되지 않음)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 높은 유전 상수(하이 k)를 갖는 유전체 재료(들), 또는 이들의 조합과 같은 유전체 재료를 포함할 수 있다. 하이 k 유전체 재료의 예는 하프늄 산화물, 지르코늄 산화물, 알루미늄 산화물, 하프늄 이산화물-알루미나 합금, 하프늄 실리콘 산화물, 하프늄 실리콘 산질화물, 하프늄 탄탈 산화물, 하프늄 티타늄 산화물, 하프늄 지르코늄 산화물, 기타, 또는 이들의 조합을 포함한다.
게이트 전극(110)은 폴리실리콘 또는 금속을 포함할 수 있다. 금속은 탄탈 질화물(TaN), 니켈 실리콘(NiSi), 코발트 실리콘(CoSi), 몰리브덴(Mo), 구리(Cu), 텅스텐(W), 알루미늄(Al), 코발트(Co), 지르코늄(Zr), 플래티늄(Pt), 또는 기타 적용가능한 재료를 포함한다. 게이트 전극(110)은 게이트 라스트(gate last) 프로세스(또는 게이트 교체 프로세스)에서 형성될 수 있다. 일부 실시예에서, 게이트 스택 구조물은 계면 층, 캡핑 층, 확산/배리어 층, 또는 기타 적용가능한 층과 같은 추가의 층을 포함한다.
게이트 스택 구조물은 성막 프로세스, 포토리소그래피 프로세스 및 에칭 프로세스에 의해 형성된다. 성막 프로세스는, 화학적 기상 증착(CVD; chemical vapor deposition), 물리적 기상 증착(PVD; physical vapor deposition), 원자층 증착(ALD; atomic layer deposition), 고밀도 플라즈마 CVD(HDPCVD; high density plasma CVD), 금속 유기 CVD(MOCVD; metal organic CVD), 원격 플라즈마 CVD(RPCVD; remote plasma CVD), 플라즈마 강화 CVD(PECVD; plasma enhanced CVD), 도금, 기타 적합한 방법, 및/또는 이들의 조합을 포함한다. 포토리소그래피 프로세스는, 포토레지스트 코팅(예를 들어, 스핀온 코팅), 소프트 베이킹, 마스크 정렬, 노광, 포스트 노광 베이킹, 포토레지스트의 현상, 린싱, 건조(예를 들어, 하드 베이킹)를 포함한다. 에칭 프로세스는 건식 에칭 프로세스 또는 습식 에칭 프로세스를 포함한다. 대안으로서, 포토리소그래피 프로세스는 마스크리스 포토리소그래피, 전자빔 기록, 및 이온빔 기록과 같은 다른 적합한 방법에 의해 구현되거나 교체된다.
도 2a 내지 도 2f는 본 개시의 일부 실시예에 따라 핀 전계 효과 트랜지스터(FinFET) 디바이스 구조물을 형성하는 다양한 단계들의 단면도를 도시한다. 도 2a 내지 도 2f는 도 1의 화살표 1을 따라 취한 단면도를 도시하고, 화살표 1은 X축에 평행하다.
도 2a를 참조하면, 게이트 전극(110) 상에 제1 하드 마스크 층(112)이 형성되고, 제1 하드 마스크 층(112) 상에 제2 하드 마스크 층(114)이 형성된다. 일부 실시예에서, 제1 하드 마스크 층(112)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 또는 기타 적용가능한 재료로 제조된다. 일부 실시예에서, 제2 하드 마스크 층(114)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 또는 기타 적용가능한 재료로 제조된다.
게이트 전극(110)의 대향 측벽 상에 게이트 측벽 스페이서(115)가 형성되고, 핀 구조물(104)의 대향 측벽 상에 핀 측벽 스페이서(105)가 형성된다. 그 후에, 게이트 측벽 스페이서(115) 상에 하부 반사방지 코팅(BARC; bottom anti-reflective coating) 층(202)이 형성된다. BARC 층(202)은 패터닝 프로세스 동안 하드 마스크 층(112, 114)에의 패턴 전사를 향상시키기 위해 포토레지스트 층 하에 사용된다. 일부 실시예에서, 주입 프로세스가 N 타입 FinFET 디바이스 구조물(NOMS)(15)에 대해 수행되는 경우, BARC(202) 및 BARC(202) 상에 형성되는 포토레지스트(도시되지 않음)는 P 타입 FinFET 디바이스 구조물(PMOS)(25)의 게이트 전극(110)을 덮도록 게이트 전극(110) 상에 형성된다.
그 후에, 본 개시의 일부 실시예에 따라, 도 2b에 도시된 바와 같이, 포토레지스트(도시되지 않음) 및 BARC(202)가 에칭 프로세스에 의해 제거된다. 에칭 프로세스는 건식 에칭 프로세스 또는 습식 에칭 프로세스일 수 있다. 일부 실시예에서, 제1 건식 에칭 프로세스는 약 3 mtorr 내지 약 50 mtorr 범위의 압력에서 동작된다. 일부 실시예에서, 제1 건식 에칭 프로세스에 사용되는 가스는 메탄(CH4), 질소(N2), 헬륨(He), 산소(O2) 또는 이들의 조합을 포함한다. 일부 실시예에서, 제1 건식 에칭 프로세스는 약 50 W 내지 약 1000 W 범위의 전력에 의해 동작된다. 일부 실시예에서, 제1 건식 에칭 프로세스는 약 20 ℃ 내지 약 80 ℃ 범위의 온도에서 동작된다.
BARC(202)가 제거된 후에, 본 개시의 일부 실시예에 따라, 도 2c에 도시된 바와 같이, 게이트 측벽 스페이서(115)의 일부와 핀 측벽 스페이서(105)의 일부가 제거된다. 보다 구체적으로, 게이트 측벽 스페이서(115)의 상부 부분은 제2 하드 마스크 층(114)을 노출시키도록 제거된다. 핀 측벽 스페이서(105)의 상부 부분은 핀 구조물(104)을 노출시키도록 제거된다.
일부 실시예에서, 게이트 측벽 스페이서(115) 및 핀 측벽 스페이서(105)가 실리콘 질화물로 제조되는 경우, 제2 에칭 프로세스는 실리콘 질화물을 제거하도록 수행된다. 일부 실시예에서, 제2 에칭 프로세스는 제2 건식 에칭 프로세스이고, 약 3 mtorr 내지 약 50 mtorr 범위의 압력에서 동작된다. 일부 실시예에서, 제2 건식 에칭 프로세스에 사용되는 가스는 플루오로메탄(CH3F), 디플루오로메탄(CH2F2), 메탄(CH4), 아르곤(Ar), 하이드로젠 브로마이드(HBr), 질소(N2), 헬륨(He), 산소(O2) 또는 이들의 조합을 포함한다. 일부 실시예에서, 제2 건식 에칭 프로세스는 약 50 W 내지 약 1000 W 범위의 전력에 의해 동작된다. 일부 실시예에서, 제2 건식 에칭 프로세스는 약 20 ℃ 내지 약 70 ℃ 범위의 온도에서 동작된다.
제2 건식 에칭 프로세스 후에, 각각의 핀 측벽 스페이서(105)는 제1 높이 H1를 갖는다. 일부 실시예에서, 제1 높이 H1는 약 0.1 nm 내지 약 100 nm 범위이다.
게이트 측벽 스페이서(115)의 일부와 핀 측벽 스페이서(105)의 일부가 제거된 후에, 본 개시의 일부 실시예에 따라, 도 2d에 도시된 바와 같이, 남은 핀 측벽 스페이서(105)의 일부가 제거된다. 핀 측벽 스페이서(105)의 상부 부분은 제3 에칭 프로세스에 의해 제거된다. 제3 에칭 프로세스는 건식 에칭 프로세스 또는 습식 에칭 프로세스일 수 있다.
일부 실시예에서, 제3 에칭 프로세스는 제3 건식 에칭 프로세스이고, 약 3 mtorr 내지 약 50 mtorr 범위의 압력에서 동작된다. 일부 실시예에서, 제3 건식 에칭 프로세스에 사용되는 가스는 플루오로메탄(CH3F), 디플루오로메탄(CH2F2), 메탄(CH4), 아르곤(Ar), 하이드로젠 브로마이드(HBr), 질소(N2), 헬륨(He), 산소(O2) 또는 이들의 조합을 포함한다. 일부 실시예에서, 제3 건식 에칭 프로세스는 약 50 W 내지 약 1000 W 범위의 전력에 의해 동작된다. 일부 실시예에서, 제3 건식 에칭 프로세스는 약 20 ℃ 내지 약 70 ℃ 범위의 온도에서 동작된다.
제3 건식 에칭 프로세스 후에, 핀 측벽 스페이서(105)의 높이는 제1 높이 H1에서 제2 높이 H2로 감소된다. 일부 실시예에서, 제2 높이 H2는 약 0.1 nm 내지 약 90 nm 범위이다.
핀 측벽 스페이서(105)의 제2 높이 H2는 (도 2e-2g에서의 에피텍셜 구조물(210)과 같은) 에피텍셜 구조물에 결정적(critical)이라는 것을 유의하여야 한다. 에피텍셜 구조물의 높이 및 부피는 핀 측벽 스페이서(105)의 제2 높이 H2에 의해 영향 받는다. 다르게 말하자면, 핀 측벽 스페이서(105)는 에피텍셜 구조물(210)의 부피 및 높이를 제어하도록 구성된다.
제3 건식 에칭 프로세스 후에, 본 개시의 일부 실시예에 따라, 도 2e에 도시된 바와 같이, 핀 구조물(104)의 일부가 제거된다. 핀 구조물(104)은 건식 에칭 프로세스 또는 습식 에칭 프로세스와 같은 에칭 프로세스에 의해 제거된다.
도 2e에 도시된 바와 같이, 남은 핀 구조물(104)의 상부 표면은 격리 구조물(108)의 상부 표면과 같은 높이이다. 격리 구조물(108) 위에 위치된 핀 구조물(104)의 일부를 리세스함으로써 트렌치(204a)가 형성된다. 트렌치(204a)의 측벽은 서로 수직 평행하다. 일부 실시예에서, 트렌치(204a)의 측벽과 핀 구조물(104)의 상부 표면 사이의 각도 θ1은 약 90 도이다.
핀 구조물(104)의 일부가 제거된 후에, 본 개시의 일부 실시예에 따라, 도 2f에 도시된 바와 같이, 트렌치(204a)에 에피텍셜 구조물(210)이 형성된다.
에피텍셜 구조물(210)은 소스/드레인 에피텍셜 구조물을 포함한다. 일부 실시예에서, N 타입 FET(NFET) 디바이스를 원하는 경우, 소스/드레인 에피텍셜 구조물은 에피텍셜 성장 실리콘(에피 Si)을 포함한다. 대안으로서, P 타입 FET(PFET) 디바이스를 원하는 경우, 에피텍셜 소스/드레인 구조물은 에피텍셜 성장 실리콘 게르마늄(SiGe)을 포함한다.
도 2g는 본 개시의 일부 실시예에 따라 도 2f의 영역 A의 확대도이다. 도 2g에 도시된 바와 같이, 에피텍셜 구조물(210)은 마름모형 상부 부분 및 기둥형 하부 부분을 갖는다. 에피텍셜 구조물(210)의 마름모형 상부 부분은 4개의 패싯(facet)(210A, 210B, 210C, 및 210D)을 갖는다. 각각의 패싯은 (111) 결정학적 배향을 갖는다. 에피텍셜 구조물(210)의 기둥형 하부 부분은 하부 표면 및 하부 표면에 인접한 측벽을 갖는다. 하부 표면과 측벽 사이의 각도 θ1는 약 90도이다. 또한, 에피텍셜 구조물(210)의 기둥형 하부 부분의 하부 표면은 격리 구조물(108)의 상부 표면과 실질적으로 같은 높이이다.
도 2g에 도시된 바와 같이, 에피텍셜 구조물(210)은 높이 Ht1 및 폭 W1을 갖는다. 일부 실시예에서, 높이 Ht1은 약 10 nm 내지 약 300 nm 범위이다. 높이 Ht1이 너무 크다면, 전기 저항이 낮아지게 될 것이다. 높이 Ht1이 너무 작은 경우에는, 전기 저항이 더 높아지게 되어 디바이스 속도에 영향을 미친다. 일부 실시예에서, 폭 W1은 약 10 nm 내지 약 100 nm 범위이다. 폭 W1이 너무 크다면, 에피텍셜 구조물(210)은 이웃하는 것과 병합하여 회로 단락 효과를 일으킬 수 있다. 폭 W1이 너무 작은 경우에는, 에피텍셜 구조물(210)과 접촉하는 접촉 윈도우가 너무 좁아지게 될 것이고, 따라서 회로 효과가 파괴될 수 있다.
또한, 핀 측벽 스페이서(105)의 높이 H2에 대한, 에피텍셜 구조물(210)의 높이 Ht1의 비(Ht1/H2)는 약 1.5 내지 약 10의 범위에 있다. 비가 너무 작다면, 핀 측벽은 EPI 높이를 충분히 지지할 수 없을 것이고, EPI 구조물 단락을 야기할 수 있다.
도 3a 및 도 3b는 본 개시의 일부 실시예에 따라 핀 전계 효과 트랜지스터(FinFET) 디바이스 구조물을 형성하는 다양한 단계들의 단면도를 도시한다.
도 3a에 도시된 바와 같이, 일부 실시예에서, 남은 핀 구조물(104)의 상부 표면은 격리 구조물(108)의 상부 표면보다 더 낮다. 격리 구조물(108) 아래에 위치되어 있는 핀 구조물(104)의 일부를 리세스함으로써 트렌치(204b)가 형성된다. 일부 다른 실시예에서, 트렌치(204b)의 측벽과 핀 구조물(104)의 상부 표면 사이의 각도 θ2는 약 90 도이다. 트렌치(204b)는 격리 구조물(108)의 상부 표면으로부터 약 0.1 nm 내지 약 50 nm 범위의 깊이 D1로 연장한다.
핀 구조물(104)의 일부가 제거된 후에, 본 개시의 일부 실시예에 따라, 도 3b에 도시된 바와 같이, 에피텍셜 구조물(212)이 트렌치(204b)에 형성된다. 에피텍셜 구조물(212)은 소스/드레인 에피텍셜 구조물을 포함한다. 일부 실시예에서, N 타입 FET(NFET)을 원하는 경우, 소스/드레인 에피텍셜 구조물은 에피텍셜 성장 실리콘(에피 Si)을 포함한다. 대안으로서, P 타입 FET(PFET) 디바이스를 원하는 경우에는, 에피텍셜 소스/드레인 구조물은 에피텍셜 성장 실리콘 게르마늄(SiGe)을 포함한다.
도 3c는 본 개시의 일부 실시예에 따라 도 3b의 영역 B의 확대도이다. 도 3c에 도시된 바와 같이, 에피텍셜 구조물(212)은 마름모형 상부 부분 및 기둥형 하부 부분을 갖는다. 에피텍셜 구조물(212)의 마름모형 상부 부분은 4개의 패싯(212A, 212B, 212C, 및 212D)을 갖는다. 각각의 패싯은 (111) 결정학적 배향을 갖는다. 에피텍셜 구조물(212)의 기둥형 하부 부분은 하부 표면 및 하부 표면에 인접한 측벽을 갖는다. 하부 표면과 측벽 사이의 각도 θ2는 약 90도이다. 또한, 에피텍셜 구조물(212)의 기둥형 하부 부분의 하부 표면은 격리 구조물(108)의 상부 표면보다 더 낮다.
도 3c에 도시된 바와 같이, 에피텍셜 구조물(212)은 높이 Ht2 및 폭 W2을 갖는다. 높이 Ht1은 높이 Ht2보다 더 작고, 폭 W1은 폭 W2보다 더 크다. 일부 실시예에서, 높이 Ht2는 약 15 nm 내지 약 150 nm 범위이다. 일부 실시예에서, 폭 W2는 약 10 nm 내지 약 100 nm 범위이다.
에피텍셜 구조물(210) 및 에피텍셜 구조물(212)은, 게르마늄(Ge) 또는 실리콘(Si)과 같은 단일 원소 반도체 재료; 또는 갈륨 비소화물(GaAs), 알루미늄 갈륨 비소화물(AlGaAs)과 같은 화합물 반도체 재료; 또는 실리콘 게르마늄(SiGe), 갈륨 비소화물 인화물(GaAsP)과 같은 반도체 합금을 독립적으로 포함한다.
에피텍셜 구조물(210 및 212)은 에피 프로세스에 의해 형성된다. 에피 프로세스는 선택적 에피텍셜 성장(SEG; selective epitaxial growth) 프로세스, CVD 성막 기술(예를 들어, VPE(vapor-phase epitaxy) 및/또는 UHV CVD(ultra-high vacuum CVD)), 분자 빔 에피텍시 또는 기타 적용가능한 에피 프로세스를 포함할 수 있다.
에피텍셜 구조물(210 및 212)은 에피 프로세스 동안 인시추(in-situ) 도핑되거나 도핑되지 않을 수 있다. 예를 들어, 에피텍셜 성장된 SiGe 에피텍셜 구조물은 붕소로 도핑될 수 있고, 에피텍셜 성장된 Si 에피텍셜 구조물은 Si:C 에피텍셜 구조물을 형성하도록 탄소로, Si:P 에피텍셜 구조물을 형성하도록 인으로, 또는 SiCP 에피텍셜 구조물을 형성하도록 탄소와 인 둘 다로 도핑될 수 있다. 도핑은 이온 주입 프로세스, 플라즈마 침지 이온 주입(PIII; plasma immersion ion implantation) 프로세스, 기체 및/또는 고체 소스 확산 프로세스, 또는 또다른 적합한 프로세스에 의해 달성될 수 있다. 에피텍셜 구조물(210 및 212)은 급속 열 어닐링 프로세스와 같은 어닐링 프로세스에 더 노출될 수 있다 .
에피텍셜 구조물(210 및 212)이 인시추 도핑되지 않는 경우, 에피텍셜 구조물(210 및 212)을 도핑하도록 제2 주입 프로세스(즉, 접합 주입 프로세스)가 수행된다.
핀 구조물(104)은 게이트 전극(110)에 의해 둘러싸이거나 감싸진 채널 영역(도시되지 않음)을 포함한다. 에피텍셜 구조물(210 및 212)의 격자 상수는 기판(102)과 상이하고, FinFET 디바이스 구조물의 캐리어 모빌리티를 가능하게 하고 FinFET 디바이스 구조물 성능을 향상시키도록 채널 영역은 변형되거나(strained) 응력이 가해진다.
에피텍셜 구조물(210 및 212)의 부피 및 높이 Ht1, Ht2는 핀 측벽 스페이서(105)의 높이 H2 및/또는 깊이 D1를 조정함으로써 제어된다는 것을 유의하여야 한다. 에피텍셜 구조물(210 및 212)의 부피 및 높이 Ht1, Ht2가 잘 제어된다면, FinFET 디바이스 구조물의 성능이 더 개선된다. 예를 들어, FinFET 디바이스 구조물이 개선될 때 디바이스 모빌리티(Id_Sat)가 오를 것이다.
도 4a 내지 도 4d는 본 개시의 일부 실시예에 따라 핀 전계 효과 트랜지스터(FinFET) 디바이스 구조물을 형성하는 다양한 단계들의 단면도를 도시한다. 도 4e는 본 개시의 일부 실시예에 따라 도 4d의 영역 C의 확대도이다. 도 4a 내지 도 4d는 도 1의 화살표 1을 따라 취한 단면도를 도시하며, 화살표 1은 X축 방향에 평행하다.
도 4a를 참조하면, 게이트 측벽 스페이서(115)가 게이트 전극(110)의 대향 측벽 상에 형성되고, 핀 측벽 스페이서(105)가 핀 구조물(104)의 대향 측벽 상에 형성된다.
그 후에, 본 개시의 일부 실시예에 따라, 도 4b에 도시된 바와 같이, 핀 측벽 스페이서(105)가 완전히 제거된다. 그 결과, 핀 구조물(104)의 측벽의 일부 및 상부 표면이 노출된다. 어떠한 핀 측벽 스페이서(105)도 핀 구조물(104) 상에 형성되지 않는다.
핀 측벽 스페이서(105)가 완전히 제거된 후에, 본 개시의 일부 실시예에 따라, 도 4c에 도시된 바와 같이, 핀 구조물(104)의 일부가 제거된다. 그 결과, 핀 구조물(104)의 일부를 리세스함으로써 트렌치(304)가 형성된다.
트렌치(304)는 격리 구조물(108) 아래로 깊이 D2를 갖는다. 일부 실시예에서, 깊이 D2는 약 0.1 nm 내지 약 50 nm 범위이다. 일부 실시예에서, 트렌치(304)의 측벽과 핀 구조물(104)의 상부 표면 사이의 각도 θ2는 약 90도이다.
핀 구조물(104)의 일부가 제거된 후에, 본 개시의 일부 실시예에 따라, 도 4d에 도시된 바와 같이, 트렌치(304)에 그리고 핀 구조물(104) 상에 에피텍셜 구조물(214)이 형성된다.
에피텍셜 구조물(214)은, 게르마늄(Ge) 또는 실리콘(Si)과 같은 단일 원소 반도체 재료; 또는 갈륨 비소화물(GaAs) 또는 알루미늄 갈륨 비소화물(AlGaAs)과 같은 화합물 반도체 재료; 또는 실리콘 게르마늄(SiGe) 또는 갈륨 비소화물 인화물(GaAsP)과 같은 반도체 합금을 포함한다.
에피텍셜 구조물(214)은 에피 프로세스에 의해 형성된다. 에피 프로세스는 선택적 에피텍셜 성장(SEG) 프로세스, CVD 성막 프로세스(예를 들어, VPE 및/또는 UHV-CVD), 분자 빔 에피텍시 또는 기타 적합한 에피 프로세스를 포함할 수 있다.
에피텍셜 구조물(210 및 212)과 같이, 에피텍셜 구조물(214)은 마름모형 상부 부분 및 기둥형 하부 부분을 갖는다. 에피텍셜 구조물(214)의 마름모형 상부 부분은 4개의 패싯(214A, 214B, 214C 및 214D)을 갖는다. 각각의 패싯은 (111) 결정학적 배향을 갖는다.
도 2g 및 도 3c와 비교하여, 도 4e에서는 에피텍셜 구조물(214)에 인접하게 어떠한 핀 측벽 스페이서도 형성되지 않음을 유의하여야 한다. 따라서, 에피텍셜 구조물(214)의 부피 및 높이는 트렌치(304)(도 4c에 도시됨)의 깊이를 조정함으로써 제어된다. 또한, 어떠한 핀 측벽 스페이서도 에피텍셜 구조물(214)의 성장을 억제하지 않기 때문에, 에피텍셜 구조물(214)은 X축의 방향으로 성장하기 쉽다. 따라서, 에피텍셜 구조물(214)의 폭 W3은 핀 구조물(104)의 폭 W4보다 더 크다.
에피텍셜 구조물(214)은 높이 Ht3 및 폭 W3을 갖는다. 에피텍셜 구조물(214)의 높이 Ht3은 에피텍셜 구조물(212)의 높이 Ht2보다 더 작고, 에피텍셜 구조물(212)의 폭 W2는 에피텍셜 구조물(214)의 폭 W3보다 더 크다. 또한, 에피텍셜 구조물(214)의 높이 Ht3는 에피텍셜 구조물(210)의 높이 Ht1보다 더 작고, 에피텍셜 구조물(210)의 폭 W1은 에피텍셜 구조물(214)의 폭 W3보다 더 크다.
도 4d를 다시 참조하면, 2개의 인접한 에피텍셜 구조물(214) 사이의 간격 S는 약 0.1 nm 내지 약 100 nm 범위이다. 일부 실시예에서, 에피텍셜 구조물(214)의 폭 W3은 약 10 nm 내지 약 100 nm 범위이다. 일부 실시예에서, 에피텍셜 구조물(214)의 높이 Ht3은 약 10 nm 내지 약 300 nm 범위이다. 일부 실시예에서, 에피텍셜 구조물(214)의 폭에 대한 높이의 비(Ht3/W3)는 약 0.1 내지 약 10의 범위에 있다.
그 후에, FinFET 디바이스 구조물은 다른 구조물 또는 디바이스를 형성하도록 계속해서 다른 프로세스를 겪을 수 있다. 일부 실시예에서, 금속화는, 종래의 비아 또는 컨택과 같은 수직 상호접속부 그리고 금속 라인과 같은 수평 상호접속부를 포함한다. 다양한 상호접속 특징부는 구리, 텅스텐, 및/또는 실리사이드를 포함한 다양한 전도성 재료를 구현할 수 있다.
핀 전계 효과 트랜지스터(FinFET) 디바이스 구조물을 형성하기 위한 실시예가 제공된다. FinFET 디바이스 구조물은 기판 위로 연장하는 핀 구조물 및 핀 구조물 상에 형성된 에피텍셜 구조물을 포함한다. 일부 실시예에서, 핀 측벽 스페이서가 에피텍셜 구조물에 인접하게 형성된다. 핀 측벽 스페이서는 에피텍셜 구조물의 부피 및 높이를 제어하도록 구성된다. 일부 다른 실시예에서, 에피텍셜 구조물에 인접하게 어떠한 핀 측벽 스페이서도 형성되지 않으며, 에피텍셜 구조물의 부피 및 높이는 핀 구조물의 상부 부분을 리세스함으로써 형성되는 트렌치의 깊이를 조정함으로써 제어된다. 에피텍셜 구조물의 부피 및 높이가 제어되면, FinFET 디바이스 구조물의 성능이 더 개선된다.
일부 실시예에서, 핀 전계 효과 트랜지스터(FinFET) 디바이스 구조물이 제공된다. FinFET 구조물은 기판 및 기판 위로 연장하는 핀 구조물을 포함한다. FinFET 구조물은 핀 구조물 상에 형성된 에피텍셜 구조물을 포함하고, 에피텍셜 구조물은 제1 높이를 갖는다. FinFET 구조물은 또한 에피텍셜 구조물에 인접하게 형성된 핀 측벽 스페이서를 포함한다. 핀 측벽 스페이서는 제2 높이를 가지며, 제1 높이는 제2 높이보다 더 크고, 핀 측벽 스페이서는 에피텍셜 구조물의 제1 높이 및 부피를 제어하도록 구성된다.
일부 실시예에서, 핀 전계 효과 트랜지스터(FinFET) 디바이스 구조물이 제공된다. FinFET 구조물은 기판 및 기판 위로 연장하는 핀 구조물을 포함한다. FinFET 구조물은 기판 상에 형성된 격리 구조물을 포함하고, 핀 구조물은 격리 구조물에 매립된다. FinFET 구조물은 핀 구조물 상에 형성된 제1 에피텍셜 구조물을 더 포함하고, 제1 에피텍셜 구조물과 핀 구조물 사이의 계면은 격리 구조물의 상부 표면 아래에 있으며, 어떠한 핀 측벽 스페이서도 제1 에피텍셜 구조물에 인접하게 형성되지 않는다.
일부 실시예에서, 핀 전계 효과 트랜지스터(FinFET) 디바이스 구조물을 형성하는 방법이 제공된다. 방법은, 기판을 제공하는 단계 및 기판 위에 핀 구조물을 형성하는 단계를 포함한다. 방법은 또한, 핀 구조물의 중심 부분 위에 게이트 스택 구조물을 형성하는 단계, 및 게이트 스택 구조물의 상부 표면 및 측벽 상에 게이트 측벽 스페이서를 형성하고, 핀 구조물의 상부 표면 및 측벽 상에 핀 측벽 스페이서를 형성하는 단계를 포함한다. 방법은, 게이트 스택 구조물의 상부 부분 및 핀 구조물의 상부 부분을 노출시키도록 게이트 측벽 스페이서의 상부 부분 및 핀 측벽 스페이서의 상부 부분을 제거하는 단계를 더 포함한다. 방법은 핀 측벽 스페이서의 일부를 제거하는 단계를 포함하고, 핀 측벽 스페이서는 제2 높이를 갖는다. 방법은, 트렌치를 형성하도록 핀 구조물의 일부를 리세스하는 단계를 더 포함한다. 방법은 또한, 트렌치로부터 에피텍셜 구조물을 에피텍셜 성장시키는 단계를 포함하고, 에피텍셜 구조물은 핀 구조물 위에 형성되고, 에피텍셜 구조물은 제1 높이를 가지며, 제1 높이는 제2 높이보다 더 크다.
전술한 바는 당해 기술 분야에서의 숙련자들이 본 개시의 양상을 보다 잘 이해할 수 있도록 여러 실시예들의 특징을 나타낸 것이다. 당해 기술 분야에서의 숙련자라면, 여기에 소개된 실시예와 동일한 목적을 수행하고 그리고/또는 동일한 이점을 달성하기 위해 다른 프로세스 및 구조를 설계 또는 수정하기 위한 기반으로서 본 개시를 용이하게 이용할 수 있다는 것을 알아야 한다. 당해 기술 분야에서의 숙련자라면 또한, 이러한 등가 구성이 본 개시의 사상 및 범위에서 벗어나지 않으며, 본 개시의 사상 및 범위에서 벗어나지 않고서 이에 다양한 변경, 치환 및 대안을 행할 수 있다는 것을 알아야 한다.

Claims (4)

  1. 핀 전계 효과 트랜지스터(FinFET; fin field effect transistor) 디바이스 구조물을 형성하는 방법에 있어서,
    기판을 제공하는 단계;
    상기 기판 위에 핀 구조물을 형성하는 단계;
    상기 기판 상에 격리 구조물을 형성하는 단계;
    상기 핀 구조물의 중심 부분 위에 게이트 스택 구조물을 형성하는 단계;
    상기 게이트 스택 구조물의 상단 표면 및 측벽 상에 게이트 측벽 스페이서를 형성하고, 상기 핀 구조물의 상단 표면 및 측벽 상에 핀 측벽 스페이서를 형성하는 단계 - 상기 핀 측벽 스페이서의 하단 표면은 제1 평면과 동일 평면 상에 있음 - ;
    상기 게이트 스택 구조물의 상단 부분 및 상기 핀 구조물의 상단 부분을 노출시키도록 상기 게이트 측벽 스페이서의 상단 부분 및 상기 핀 측벽 스페이서의 상단 부분을 제거하는 단계;
    상기 핀 측벽 스페이서의 일부를 제거하는 단계 - 상기 핀 측벽 스페이서는 제2 높이를 가짐 - ;
    트렌치를 형성하도록 상기 핀 구조물의 일부를 리세스하는 단계; 및
    상기 트렌치로부터 에피텍셜 구조물을 에피텍셜 성장시키는 단계를 포함하고,
    상기 에피텍셜 구조물은 상기 핀 구조물 위에 형성되고, 상기 에피텍셜 구조물은 제1 높이를 가지며, 상기 제1 높이는 상기 제2 높이보다 더 크고,
    상기 트렌치의 하단 표면 및 상기 제1 평면 사이의 거리는 상기 제1 높이 및 상기 에피텍셜 구조물의 부피를 제어하도록 조정되는 것인, 핀 전계 효과 트랜지스터(FinFET) 디바이스 구조물의 형성 방법.
  2. 제1항에 있어서,
    상기 핀 구조물의 중심 부분 위에 게이트 스택 구조물을 형성하는 단계는,
    상기 핀 구조물 상에 게이트 전극을 형성하는 단계;
    상기 게이트 전극 상에 제1 하드 마스크 층을 형성하는 단계; 및
    상기 제1 하드 마스크 층 상에 제2 하드 마스크 층을 형성하는 단계를 포함하는 것인, 핀 전계 효과 트랜지스터(FinFET) 디바이스 구조물의 형성 방법.
  3. 제1항에 있어서,
    상기 트렌치를 형성하도록 상기 핀 구조물의 일부를 리세스하는 단계는,
    상기 핀 구조물의 상단 표면이 상기 격리 구조물의 상단 표면과 동일 평면 상에 또는 상기 격리 구조물의 상단 표면의 아래에 있을 때까지 상기 핀 구조물의 일부를 제거하는 단계를 포함하는 것인, 핀 전계 효과 트랜지스터(FinFET) 디바이스 구조물의 형성 방법.
  4. 제1항에 있어서,
    상기 에피텍셜 구조물을 에피텍셜 성장시키는 단계 전에,
    상기 핀 측벽 스페이서를 모두 제거하는 단계; 및
    상기 핀 구조물의 상단 표면이 상기 격리 구조물의 상단 표면 아래에 있을 때까지 상기 핀 구조물의 일부를 제거하는 단계를 더 포함하는, 핀 전계 효과 트랜지스터(FinFET) 디바이스 구조물의 형성 방법.
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