CN102484075A - 半导体器件及制造半导体器件的方法 - Google Patents
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Abstract
公开了一种制造半导体器件(1)的方法。所述方法包括下列步骤：在SiC衬底上形成包括SiC的半导体层，在该半导体层上形成膜，以及在该膜中形成沟槽(2)。半导体器件(1)配备有芯片(10)，其具有在其上形成的层间绝缘膜。半导体器件的特征在于沟槽(2)被形成在所述层间绝缘膜(17)上，以横跨所述芯片(10)。
Description
技术领域
本发明涉及一种半导体器件以及制造该半导体器件的方法。
背景技术
常规上，公知的是包括碳化硅(SiC)的半导体器件(例如，日本专利特开No.10-125905(PTL 1))。PTL 1公开了通过执行下列步骤来减小具有外延层的半导体衬底的翘曲。
具体来讲，首先，在n+型单晶SiC半导体衬底上顺次堆叠n-型外延层和p型外延层，以形成SiC衬底。然后，用光刻法在SiC衬底的表面中形成多个沟槽。然后将SiC衬底放置在加热器中并对其进行热处理。因此，根据PTL 1，在形成外延层期间产生的内部应力被释放，并且这些沟槽有利于SiC衬底的表面的运动，以校正SiC衬底的翘曲。
引用列表
专利文献
PTL 1：日本专利特开No.10-125905
发明内容
本发明要解决的技术问题
在PTL 1中，然而，为了减小翘曲，在制造半导体器件的工艺之前，来形成沟槽。一般来讲，在制造SiC半导体器件的工艺期间，当利用杂质对半导体层进行掺杂时，在高温下注入离子，因而要求形成厚的掩膜层。因此，尽管在PTL 1中所描述的制造半导体器件的方法可以校正初始的翘曲，但利用该方法却难以减小在掩膜层形成期间产生的翘曲。
另外，通常具有高击穿电压的SiC半导体器件还需要具有厚绝缘膜。因而，利用在PTL 1中所描述的制造半导体器件的方法，难以减小在绝缘膜形成期间产生的翘曲。
此外，如果不能减小在制造工艺期间产生的翘曲，则所制造的半导体器件的性能会由于曝光失败、面内变化等而下降。
因此，本发明的目的是要提供一种制造半导体器件的同时减小在半导体器件的制造工艺期间产生的翘曲的方法。
本发明的另一个目的是要提供一种具有改进性能的半导体器件。
解决问题的方案
本发明人发现，制造半导体器件时，与半导体衬底的翘曲相比，在半导体器件的制造工艺期间产生的翘曲具有更大的影响。
为此，本发明的制造半导体器件的方法包括下列步骤：在SiC衬底上形成由SiC制成的半导体层，在该半导体层上形成膜，以及在该膜中形成沟槽。
根据本发明的制造半导体器件的方法，在半导体层上形成的膜中，形成沟槽。因此，可以减小由该膜导致的翘曲。因此，可以减小在半导体器件的制造工艺期间产生的翘曲。
优选地，在上述制造半导体器件的方法中，在形成膜的步骤中，所述膜为掩膜层和绝缘膜中的至少一个。
如果形成掩膜层用于离子注入，则可以通过在该掩膜层中形成沟槽，来减小在半导体层中产生的翘曲。如果形成绝缘膜以便实现具有高击穿电压的半导体器件，则可以通过在该绝缘膜中形成沟槽来减小在半导体层中产生的翘曲。
优选地，在上述制造半导体器件的方法中，在形成沟槽的步骤中，以格子图案来形成沟槽。
因此，可以沿划片线来容易地形成沟槽。因此，可以抑制对芯片的损伤，并且可以在制造工艺期间减小翘曲。
包括具有层间绝缘膜的芯片的本发明的半导体器件包括沟槽，所述沟槽被形成在层间绝缘膜中以横跨芯片。
根据本发明的半导体器件，形成层间绝缘膜时，在层间绝缘膜中形成的沟槽减小翘曲。因为在减小了翘曲影响的情况下制造器件的，所以可以抑制半导体器件的性能变化。此外，在芯片之间形成的沟槽可以抑制对芯片的损伤。因此，可以实现具有改进性能的半导体器件。
本发明的有益效果
如上所述，根据本发明的制造半导体器件的方法，在制造半导体器件的同时，减小在半导体器件的制造工艺期间产生的翘曲。此外，根据本发明的半导体器件，能够实现具有改进性能的半导体器件。
附图说明
图1是本发明实施例中的半导体器件的示意性横截面图。
图2是示意性示出了本发明实施例中的一个芯片的、沿图1中的II-II线截取的示意性横截面图。
图3是图示出本发明实施例中的制造半导体器件的方法的流程图。
图4是用于解释本发明实施例中的制造半导体器件的方法中的步骤的示意性横截面图。
图5是用于解释本发明实施例中的制造半导体器件的方法中的步骤的示意性横截面图。
图6是用于解释本发明实施例中的制造半导体器件的方法中的步骤的示意性横截面图。
图7是沿图6中的VII-VII线截取的、用于解释本发明实施例中的制造半导体器件的方法中的步骤的示意性横截面图。
图8是用于解释本发明实施例中的制造半导体器件的方法中的步骤的示意性横截面图。
图9是沿图8中的IX-IX线截取的、用于解释本发明实施例中的制造半导体器件的方法中的步骤的示意性横截面图。
图10是用于解释本发明实施例中的制造半导体器件的方法中的步骤的示意性横截面图。
图11是用于解释本发明实施例中的制造半导体器件的方法中的步骤的示意性横截面图。
图12是用于解释本发明实施例中的制造半导体器件的方法中的步骤的示意性横截面图。
图13是用于解释本发明实施例中的制造半导体器件的方法中的步骤的示意性横截面图。
图14是用于解释本发明实施例中的制造半导体器件的方法中的步骤的示意性横截面图。
图15是沿图14中的XV-XV线截取的、用于解释本发明实施例中的制造半导体器件的方法中的步骤的示意性横截面图。
图16是用于解释本发明实施例中的制造半导体器件的方法中的步骤的示意性横截面图。
图17是用于解释本发明实施例中的制造半导体器件的方法中的步骤的示意性横截面图。
图18是示出了本发明实施例中的半导体器件的沟槽和划片线之间的关系的示意图。
图19是示出了本发明实施例中的半导体器件的沟槽和划片线之间的关系的示意图。
图20是示出了本发明实施例中的半导体器件的沟槽和划片线之间的关系的示意图。
图21是示出了本发明实施例中的半导体器件的沟槽的修改例的示意图。
图22是示出了本发明实施例中的半导体器件的沟槽的修改例的示意图。
图23图示出本发明实施例中的制造半导体器件的每个工序中的翘曲状态。
具体实施方式
以下，将参照附图来描述本发明的实施例。要注意的是，在附图中用相同的附图标记来表示相同或相应的部件，且将不重复对其的描述。
参照图1和图2，描述本发明实施例中的半导体器件1。参照图1和图2，本实施例中的半导体器件1包括具有层间绝缘膜17的芯片10。多个芯片10通过在层间绝缘膜17中形成的沟槽2和划片线3而彼此分割开。例如芯片10均为垂直型MOSFET(金属氧化物半导体场效应晶体管)，如图2所示。
如图2所示，作为一个芯片10的MOSFET包括衬底11、半导体层12、阱区13、源区14、绝缘膜15、栅电极16、层间绝缘膜17、源电极18和漏电极19。
例如，衬底11是n型SiC衬底。例如，形成在该衬底11上的是由n-SiC制成的半导体层12。在半导体层12的主表面上形成标记21。该标记21是在半导体层12上形成掩膜层时使用的对准标记。
阱区13位于半导体层12的主表面的一部分上，以与半导体层12形成pn结。例如，阱区13由p型SiC制成。源区14位于阱区13的主表面的一部分上，以与阱区13形成pn结。例如，源区14由n+型SiC制成。
半导体层12具有与源区14相同的导电类型(n)，并且具有比源区14的杂质浓度低的杂质浓度。例如，半导体层12具有10μm的厚度。半导体层12和源区14之间的杂质浓度的较高或较低水平不受具体限制。优选地，源区14具有比半导体层12的杂质浓度高的杂质浓度，并且例如，源区14具有1×1018cm-3至1×1020cm-3的杂质浓度。例如，可以使用氮(N)、磷(P)等作为n型杂质。
阱区13具有不同于半导体层12的第二导电类型(p)。例如，可以使用铝(Al)、硼(B)等作为p型杂质。例如，阱区13具有5×1015cm-3至5×1018cm-3的杂质浓度。
阱区13中的、夹在源区14和半导体层12之间的区域用作MOSFET的沟道。尽管在本实施例中将导电类型限定为形成n沟道，但也可以将上述第一导电类型和第二导电类型颠倒以形成p沟道。
绝缘膜15(栅氧化物膜)要使半导体层12与栅电极16绝缘，并且至少与夹在源区14和半导体层12之间的阱区13的表面形成接触。例如，绝缘膜15具有30nm或以上且100nm或以下的厚度。
在绝缘膜15上形成栅电极16，以至少面对夹在源区14和半导体层12之间的阱区13。还可以在另一个区域上形成栅电极16，只要被形成为面对位于源区14和半导体层12之间的阱区13即可。
源电极18形成在源区14上，以电连接至源区14。该源电极18通过层间绝缘膜17而与栅电极16电隔离。
如图1所示，在层间绝缘膜17中形成沟槽2，以横跨芯片10，以使芯片10与另一芯片10彼此电分离。优选地，以格子图案形成沟槽2，以围绕半导体器件1中的每个芯片10。
另外，在衬底11的与半导体层12接触的表面相反的表面上形成漏电极19，以电连接至衬底11。
现在参照图1至图22，描述制造本实施例中的半导体器件1的方法。
首先，如图3和图4所示，准备衬底11(步骤S 1)。在该步骤S1中，例如，准备导电类型为n的SiC衬底作为衬底11。可替选地，例如，可以使用具有比电阻为0.02Ωcm的SiC衬底作为衬底11。
在该步骤S1中，当可以执行抛光处理等来减小衬底11本身的翘曲时，优选的是，不在衬底11中形成沟槽。
接着，如图3和图4所示，在衬底11上形成由SiC制成的半导体层12(步骤S2)。具体来讲，如图4所示，在衬底11上形成半导体层12。形成半导体层12的方法不受具体限制，并且例如可以采用CVD(化学气相沉积)。例如，半导体层12例如由n导电类型的SiC制成，并且例如具有10μm的厚度。例如，半导体层12中的n型杂质浓度可以具有1×1016cm-3的值。
在该步骤S2中，当可以执行抛光等来减小包括衬底11和半导体层12的堆叠体本身的翘曲时，优选的是，不在半导体层12中形成沟槽。
接着，如图3和图5所示，形成标记21(步骤S3)。标记21是用于步进机(stepper)对准的对准标记。形成标记21的方法不受具体限制，并且例如，利用激光来照射半导体层12。
接着，如图3、图6和图7所示，在半导体层12上形成掩膜层22(步骤S4)。例如，掩膜层22是氧化物膜。当掩膜层22被形成时，在包括衬底11、半导体层12和掩膜层22的堆叠体中发生翘曲。此外，当掩膜层22被形成时，步骤S3中形成的标记21变得不太明显。
接着，如图3、图8和图9所示，在掩膜层22中形成沟槽22a(步骤S5)。在该步骤S5中，形成沟槽22a，以暴露半导体层12的标记21。在本实施例中，形成沟槽22a，以分割要成为芯片的堆叠体并暴露标记21。
在该步骤S5中，如图8所示，以格子图案形成沟槽22a。即，从上方观看时，沟槽22a被形成为格子图案。沟槽22a的形状不受具体限制，可以采用带状形状。优选地，在芯片之间的边界上形成沟槽22a，并且更优选地，沿步骤S19中形成的划片线3(参见图1)来形成沟槽22a。在此情况下，可以抑制对半导体器件的损伤。
在该步骤S5中，沟槽22a将掩膜层22精细地分割成预定面积(例如，400mm2)或以下，使得可以释放应力。因此，通过形成沟槽22a，可以减小包括衬底11、半导体层12和掩膜层22的堆叠体的翘曲。
接着，如图3和图10所示，在掩膜层22上形成图案(步骤S6)。在该步骤S6中，形成在要成为阱区13的区域中开口的图案。例如，可以利用光刻法来形成该图案。即，将具有掩膜层22的半导体器件12设定在被称为步进机的曝光设备中，并且转移掩膜图案，接着执行显影工艺，从而在掩膜层22上形成图案。
在本实施例中，在步骤S5中减小包括衬底11、半导体层12和掩膜层22的堆叠体的翘曲。因而，可以在步骤S6中的对准期间减小翘曲的影响，从而减小变化。
接着，如图3和图10所示，将离子注入到具有图案的掩膜层22处开口的区域中(步骤S7)。在该步骤S7中，将p导电类型的杂质(例如，Al)注入到半导体层12中，从而形成阱区13，如图10所示。在离子注入之后，去除掩膜层22。
接着，如图3所示，掩膜层的形成(步骤S4)、沟槽的形成(步骤S5)、构图(步骤S6)和离子注入(步骤S7)被重复(步骤S8)。在本实施例中，如图11所示，形成新的掩膜层24，以便形成源区14。为了减小翘曲，同样也在该掩膜层24中形成沟槽。在形成沟槽之后，执行构图，以形成具有图案的掩膜层24。
当将离子注入到在具有图案的掩膜层24处开口的区域中以便形成源区14时，将n导电类型的杂质(例如，P)注入到半导体层12中。
在步骤S7和S8中的离子注入之后，可以执行激活退火工艺。可以用氩(Ar)气体作为气氛气体、在1700至1800℃的加热温度下持续加热30分钟来执行该激活退火工艺。该激活退火的结果是，可以激活离子注入区中的杂质，并且可以恢复结晶性。
接着，如图3和图12所示，形成绝缘膜15(步骤S9)。例如，要形成的绝缘膜15具有30nm或以上且100nm或以下的厚度。
具体来讲，如图12所示，形成绝缘膜15，以覆盖半导体层12、阱区13和源区14。例如，可以通过干法氧化(热氧化)来形成绝缘膜15。可以在1200℃的加热温度下持续加热30分钟来执行干法氧化。
当绝缘膜15在该步骤S9中被形成时，在包括衬底11、半导体层12和绝缘膜15的堆叠体中发生翘曲。
接着，如图3所示，在绝缘膜15中形成沟槽(未示出)(步骤S10)。结果，可以减小绝缘膜15中产生的翘曲。
在步骤S9或S10中，例如，可以执行利用作为惰性气体的Ar气的退火。具体来讲，可以用Ar气作为气氛气体、在1100℃的加热温度下持续加热60分钟来执行退火。
随后，可以进一步执行诸如有机溶剂清洗、酸清洗或RCA清洗的表面清洗。
接着，如图3和图13所示，对绝缘膜15进行构图(步骤S11)。在该步骤S11中，为了在源区14上形成源电极18，去除位于源极区上的绝缘膜15。
接着，如图3和图13所示，形成栅电极16(步骤S12)。具体来讲，用CVD等在绝缘膜15上形成要成为栅电极16的由高浓度n型多晶Si等制成的层。在该层上，用光刻法形成具有图案的抗蚀剂膜，该图案在除了要成为栅电极16的区域以外的区域中开口。为了减小堆叠体的翘曲，同样也可以在该抗蚀剂膜中形成沟槽。利用该抗蚀剂膜作为掩膜，利用RIE(反应离子蚀刻)等去除通过该图案暴露的层。结果，可以形成栅电极16。
接着，如图3和图13所示，部分地形成源电极18(步骤S 13)。具体来讲，用光刻法形成具有在源区14中部分地开口的图案的抗蚀剂膜。在该图案和抗蚀剂上形成由Ni等制成的导体膜。然后剥离抗蚀剂，从而部分地形成在绝缘膜15处开口的、与源区14接触的源电极18。
另外，在衬底11的背面上形成漏电极19(步骤S14)。例如，漏电极19可以由镍(Ni)制成。在形成源电极18和漏电极19之后，例如，执行合金热处理。结果，可以在衬底11下方形成漏电极19，如图13所示。
接着，如图3、图14和图15所示，形成层间绝缘膜17(步骤S 15)。具体来讲，形成要成为层间绝缘膜17的、由SiO2等制成的绝缘膜。形成该绝缘膜的方法不受具体限制，并且例如，可以用CVD或等离子体CVD来沉积硅氧化物(SiO2)、硅氮化物(Si3N4)。例如，可以例如在350℃的加热温度下、用正硅酸乙酯(TEOS)和氧(O2)的源气体通过等离子体CVD来沉积1μm的SiO2。
当层间绝缘膜17在该步骤S11中被形成时，在包括衬底11、半导体层12、绝缘膜15和栅电极16的堆叠体中发生翘曲。
接着，如图3和图16中所示，在层间绝缘膜17中形成沟槽1(步骤S16)。通过在该步骤S16中形成沟槽2，可以减小包括衬底11、半导体层12、绝缘膜15、栅电极16、部分源电极18和层间绝缘膜17的堆叠体的翘曲。
形成沟槽2的方法不受具体限制，并且可以用与步骤S5中的沟槽22a相同的方式来形成。沟槽2可以形成为穿透层间绝缘膜17，或者可以形成为未到达背面。优选地，在层间绝缘膜17中以格子图案形成沟槽2，以分割要成为芯片10的堆叠体。沟槽2的剩余构造类似于沟槽22a的构造，因而将不再重复对其的描述。
接着，如图3和图17所示，对层间绝缘膜17进行构图(步骤S17)。在该步骤S17中，用光刻法在层间绝缘膜17上形成具有图案的抗蚀剂膜，该图案在除了要成为层间绝缘膜17的区域以外的区域(要形成源电极18的区域)中开口。利用该抗蚀剂膜作为掩膜，用RIE(反应离子蚀刻)等来去除通过该图案暴露的层间绝缘膜17。结果，可以形成包括具有开口的层间绝缘膜17、衬底11、半导体层12、绝缘膜15和栅电极16的堆叠体20，如图17所示。
接着，如图2和图3所示，形成源电极18(步骤S18)。具体来讲，在先前形成的部分源电极18上形成上部源电极18。例如，可以用剥离、蚀刻等来形成上部源电极18。结果，可以制造作为图2所示的芯片10的MOSFET。
接着，如图1和图3所示，形成划片线3(步骤S19)。划片线3将芯片分割成多个芯片。形成划片线3的方法不受具体限制，并且例如，可以采用机械法。
通过执行上述步骤S1至S19，可以制造图1所示的半导体器件1。
现在参照图18至图20，描述在层间绝缘膜17中形成的沟槽2和划片线3之间的关系。在图18至图21中，出于清楚示出沟槽2和划片线3的位置的目的，未图示从上方观看半导体器件1时呈现的剩余构造。
如图18所示，沟槽2可以与划片线3重叠并且比其窄。可替选地，如图19所示，沟槽2可以与划片线3重叠并且比其宽。可替选地，如图20所示，沟槽2可以被形成为整个覆盖划片线3。
可以如图8所示的以格子图案、或者如图21所示的以带状形状、或者如图22所示的以形成多个矩形的形状来形成用于减小翘曲的沟槽。
尽管在本实施例中，在由层间绝缘膜17中形成的沟槽2所围绕的区域中形成一个芯片10，但也可以在其中形成多个芯片10。
尽管在本实施例中，通过示例的方式将芯片10描述为MOSFET，但芯片10不受这样的具体限制，而是适用于JFET(结型场效应晶体管)、pn二极管、SBD(肖特基势垒二极管)、IGBT(绝缘栅双极晶体管)等。
如上所述，制造本实施例中的半导体器件1的方法包括下列步骤：在SiC衬底11上形成由SiC制成的半导体层12(步骤S2)、在半导体层12上形成膜(步骤S4、S9和S15)以及在这些膜中形成沟槽(步骤S5、S10、S16)。
根据本发明的制造半导体器件1的方法，在半导体层12上形成的膜中，而不是在衬底11或半导体层12中，形成沟槽。本发明人注意到翘曲是由在半导体器件1的制造工艺期间形成的膜导致的，而不是衬底11的翘曲导致的，来完成了本发明。因此，可以减小由膜导致的翘曲。因此，可以在半导体器件1的制造工艺继续进行的同时，适当地减小在该工艺期间产生的翘曲。此外，因为是通过形成沟槽来减小翘曲，所以在不考虑膜的类型的情况下可以减小所产生的翘曲。因此，可以减小在半导体器件1的制造工艺期间产生的翘曲。因此，可以抑制曝光失败和面内变化，从而制造具有改进性能的半导体器件1。
具体地，因为在构图之前减小由于膜形成而导致的翘曲，所以可以在减小翘曲影响的情况下执行构图，因此提高了构图精度。因此，可以抑制所制造的半导体器件1的性能变化，由此制造具有改进性能的半导体器件。
此外，因为沟槽不直接形成在衬底11和半导体层12上，所以可以抑制对衬底11和半导体层12的损伤。
此外，因为半导体器件1是SiC半导体器件，所以离子需要在高温下注入。为此，掩膜需要具有很大的厚。因此，在形成掩膜时，易于发生翘曲。同样地，要求SiC半导体器件具有高击穿电压，并且因而需要具有厚的绝缘膜。然而，在本实施例中，在形成掩膜层和绝缘膜之后，沟槽被形成用来减小翘曲。因此，如果形成厚的掩膜层和厚的绝缘膜，则工艺可以在减小了翘曲影响的情况下继续进行。因此，本实施例中的制造半导体器件1的方法适合作为形成SiC半导体器件的方法。
包括具有层间绝缘膜17的芯片10的本实施例中的半导体器件1包括沟槽2，所述沟槽2被形成在层间绝缘膜17中，以横跨芯片10。
根据本实施例的半导体器件1，在层间绝缘膜17中形成的沟槽减小在形成了层间绝缘膜17之后产生的翘曲。这样可以在减小了翘曲影响的情况下制造半导体器件1，由此抑制半导体器件1的性能变化。此外，在芯片10之间形成的沟槽2可以抑制对芯片10的损伤，由此实现具有改进性能的半导体器件1。
示例
在本示例中，可以检验提供在半导体层上形成的膜中形成沟槽的步骤的效果。
(样品a至c)
通过下列步骤制作样品a至c。具体来讲，首先，准备SiC衬底。测量样品c的SiC衬底的翘曲。用光干涉条纹法来测量翘曲。结果被示出为图23中的“外延生长前”。在图23中，翘曲为0意味着所测量的表面平行于水平基准表面。
接着，在SiC衬底上形成由SiC制成的半导体层。以与上述类似的方式，测量了在形成半导体层之后的样品a至c的翘曲。结果被示出为在图23中的“外延生长后”。
接着，在半导体层上形成由SiO2制成的绝缘膜。以与上述类似的方式，测量了在形成绝缘膜之后的样品a至c的翘曲。结果被示出为图23中的“膜堆叠”。
接着，在绝缘膜中形成具有宽度为100μm的格子图案的沟槽。以与上述类似的方式，测量了在形成沟槽之后的样品a至c的翘曲。结果被示出在图23中的“膜分割”。
(测量结果)
如图23所示，通过在绝缘膜中形成沟槽，可以使所有的样品a至c的翘曲明显减小。因而发现，可以通过在膜中形成沟槽来减小在半导体器件的制造工艺期间产生的翘曲。
另外，参考样品c，发现在形成绝缘膜时产生的翘曲比在SiC衬底上形成由SiC制成的半导体层时产生的翘曲大得多。因而发现，可以通过减小在形成绝缘膜时产生的翘曲来抑制半导体器件的性能劣化。
基于以上发现，根据本实施例，证实了，通过提供在半导体层上形成的膜中形成沟槽的步骤，可以有效地抑制在半导体器件的制造工艺期间产生的翘曲。还证实了，对于在半导体器件的制造工艺期间产生的翘曲，在形成半导体层之后的制造工艺期间产生的翘曲比半导体衬底的翘曲具有更大的影响。
虽然上面已经描述了本发明的实施例和示例，但其最初也旨在适当地组合这些实施例和示例的特征。此外，应该理解的是，本文中所公开的实施例和示例在每个方面是例示性而非限制性的。本发明的范围由权利要求书而非上述说明书来限定，并且旨在包括在与权利要求书等同的范围和含意内的任何修改。
附图标记列表
1半导体器件；2沟槽；3划片线；10芯片；11衬底；12半导体层；13阱区；14源区；15绝缘膜；16栅电极；17层间绝缘膜；18源电极；19漏电极；20堆叠体；21标记；22、24掩膜层；22a沟槽。
Claims (4)
1.一种制造半导体器件(1)的方法，包括下列步骤：
在碳化硅衬底(11)上形成由碳化硅制成的半导体层(12)；
在所述半导体层(12)上形成膜；以及
在所述膜中形成沟槽。
2.根据权利要求1所述的制造半导体器件(1)的方法，其中
在所述形成膜的步骤中，所述膜是掩膜层(22、24)和绝缘膜(15、17)中的至少一个。
3.根据权利要求1所述的制造半导体器件(1)的方法，其中
在所述形成沟槽的步骤中，以格子图案来形成所述沟槽。
4.一种包括具有层间绝缘膜(17)的芯片(10)的半导体器件(1)，包括沟槽(2)，所述沟槽(2)被形成在所述层间绝缘膜(17)中，以横跨所述芯片(10)。
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| C02 | Deemed withdrawal of patent application after publication (patent law 2001) | ||
| WD01 | Invention patent application deemed withdrawn after publication |
Application publication date: 20120530 |