JPH01286361A - 半導体装置 - Google Patents
半導体装置Info
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- JPH01286361A JPH01286361A JP11610388A JP11610388A JPH01286361A JP H01286361 A JPH01286361 A JP H01286361A JP 11610388 A JP11610388 A JP 11610388A JP 11610388 A JP11610388 A JP 11610388A JP H01286361 A JPH01286361 A JP H01286361A
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Landscapes
- Bipolar Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置に関し、特に選択エピタキシャル成
長領域を有する半導体装置に関する。
長領域を有する半導体装置に関する。
従来の選択エピタキシャル成長（Ｓｅｌｅｃｔｉｖｅ
Ｅｐｉｔａｘｉａｌ Ｇｒｏｗｔｈ 、以下ＳＥＧと記
す）領域を有する半導体装置の一つとして、シリコンの
Ｓ Ｆ、 Ｇ領域を有するバイポーラトランジスタがあ
る。
Ｅｐｉｔａｘｉａｌ Ｇｒｏｗｔｈ 、以下ＳＥＧと記
す）領域を有する半導体装置の一つとして、シリコンの
Ｓ Ｆ、 Ｇ領域を有するバイポーラトランジスタがあ
る。
第３図（ａ）、（ｂ）は従来のトランジスタのベースま
で形成した半導体チップの平面図及びＢ−Ｂ’線断面図
である。
で形成した半導体チップの平面図及びＢ−Ｂ’線断面図
である。
結晶面が（１００）であるＰ型Ｓｔ基板１の表面にＡｓ
をドープしてＮ型の埋込Ｎ２を形成し、この埋込１！２
の酸化膜厚が１．０μｍになるようにシリコン酸化膜３
を成長させる。埋込層２の内側に窓開けを行い、この中
にだけＳｉが析出する成長条件でＮ型のＳＥＧ層４を成
長させる。
をドープしてＮ型の埋込Ｎ２を形成し、この埋込１！２
の酸化膜厚が１．０μｍになるようにシリコン酸化膜３
を成長させる。埋込層２の内側に窓開けを行い、この中
にだけＳｉが析出する成長条件でＮ型のＳＥＧ層４を成
長させる。
ＳＥＧ領域４の上に酸化膜５を形成した後、イオン注入
法により、ホウ素を打ち込み熱処理を行ないベース１！
！６を形成する。さらにエミッタとＡρ電極を通常の方
法を用いて形成する（図示せず）。
法により、ホウ素を打ち込み熱処理を行ないベース１！
！６を形成する。さらにエミッタとＡρ電極を通常の方
法を用いて形成する（図示せず）。
上述したＳＥＧ領域を有するバイポーラデバイスでは、
長方形°のＳＥＧ領域４の辺が＜１００＞方向を向くよ
うに配置されているため、ＳＥＧ領域４のコーナ一部に
ファセットと呼ばれる（１００）面とは異なる成長面７
が現われる。このため、ベースを形成すると、第３図に
見られるように、ファセット７の下のベース層６が埋込
層２に近づくため、Ｎ型ＳＥＧ領域４のコレクタと、Ｐ
型のベース層６の耐圧が低下するという問題がある。
長方形°のＳＥＧ領域４の辺が＜１００＞方向を向くよ
うに配置されているため、ＳＥＧ領域４のコーナ一部に
ファセットと呼ばれる（１００）面とは異なる成長面７
が現われる。このため、ベースを形成すると、第３図に
見られるように、ファセット７の下のベース層６が埋込
層２に近づくため、Ｎ型ＳＥＧ領域４のコレクタと、Ｐ
型のベース層６の耐圧が低下するという問題がある。
本発明の半導体装置は、半導体基板上の絶縁膜の開口部
に選択的に形成されたエピタキシャル層表面に回転塗布
法で形成された絶縁膜を設けたものである。
に選択的に形成されたエピタキシャル層表面に回転塗布
法で形成された絶縁膜を設けたものである。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の第１の実施例の断面［４である。
Ｐ型シリコン基板１にＡｓをドープしてＮ型の埋込層２
を形成し、表面に酸化膜３を成長させる。
を形成し、表面に酸化膜３を成長させる。
埋込層２の内側に窓開けを行い、厚さ１．５μｍ、抵抗
率０．８Ω・ｃｍのリンドープＮ型ＳＥＧ （選択エピ
タキシャル成長）領域４を成長させる。選択エピタキシ
ャル成長は、シリンダータイプの減圧エピタキシャル成
長装置を用いて下記粂件で行なった。
率０．８Ω・ｃｍのリンドープＮ型ＳＥＧ （選択エピ
タキシャル成長）領域４を成長させる。選択エピタキシ
ャル成長は、シリンダータイプの減圧エピタキシャル成
長装置を用いて下記粂件で行なった。
成長温度 ９００ ’ｆｃＳｉＨ２Ｃｆ１
２流址 ３００ Ｓ ＣＣＭｌ−！ Ｃβ 流
延 ５００ Ｓ ＣＣＭＰＨ３流量 ２５ＳＣＣＭ （［１□ ベース ５０ｐｐｍ） Ｈ２流量 ６０ Ｓ Ｌ Ｍ 成長時圧力 ４０ Ｔ ｏ ｒ ｒこのＳＥ
Ｇ領域４の上に厚さ２ （−）Ｏｎ ｍめ酸化膜５を成
長させる。次に、塗布法を用いて絶縁膜８を形成する。
２流址 ３００ Ｓ ＣＣＭｌ−！ Ｃβ 流
延 ５００ Ｓ ＣＣＭＰＨ３流量 ２５ＳＣＣＭ （［１□ ベース ５０ｐｐｍ） Ｈ２流量 ６０ Ｓ Ｌ Ｍ 成長時圧力 ４０ Ｔ ｏ ｒ ｒこのＳＥ
Ｇ領域４の上に厚さ２ （−）Ｏｎ ｍめ酸化膜５を成
長させる。次に、塗布法を用いて絶縁膜８を形成する。
本実施例では、シリコン酸化膜を用いた。この塗布シリ
コン法による酸化膜８は、ケイ素化合１勿（Ｒｎ Ｓ
ｉ ＜Ｏト０４−ｎ ）が有（代ン容剤１に溶解した
ものを表面に回転塗布し、た後、熱処理を行ない、有機
溶剤を膜中から３ｒｔき飛ばしたり、薄膜と焼き締めた
りすることで得られる。）模写はケイ素化合物の濃度や
、塗布時の回転数で制御することができう。
コン法による酸化膜８は、ケイ素化合１勿（Ｒｎ Ｓ
ｉ ＜Ｏト０４−ｎ ）が有（代ン容剤１に溶解した
ものを表面に回転塗布し、た後、熱処理を行ない、有機
溶剤を膜中から３ｒｔき飛ばしたり、薄膜と焼き締めた
りすることで得られる。）模写はケイ素化合物の濃度や
、塗布時の回転数で制御することができう。
こうしてＳＥＧ領域４のコーナ一部のファセ・ソト７上
には厚く塗布膜が形成されＳＥＧ領域４の表面全体が平
坦になるためイオン注入法でホウ素を打込むと均一なベ
ース６が形成できる。
には厚く塗布膜が形成されＳＥＧ領域４の表面全体が平
坦になるためイオン注入法でホウ素を打込むと均一なベ
ース６が形成できる。
第２図（ａ）、（ｂ）は本発明の第２の実施例の平面図
及び断面図である。
及び断面図である。
第２の実施例は、Ｎチャネル型のＭＯＳ）ランジスタを
作り込んだ例である。ホウ素濃度１×１０１９ｃｍ−３
のＰ型Ｓｉ基板１に厚さ１．０μｍのシリコン酸化膜３
を設け、選択エツチングして開口部を設け、開口部にＳ
ＥＧ領域４を形成する。
作り込んだ例である。ホウ素濃度１×１０１９ｃｍ−３
のＰ型Ｓｉ基板１に厚さ１．０μｍのシリコン酸化膜３
を設け、選択エツチングして開口部を設け、開口部にＳ
ＥＧ領域４を形成する。
ＳＥＧ領域４上に厚さ２０ｎｍのゲート酸化膜１２を設
け、その上に多結晶シリコンでグーｌ−電極１３を形成
する。次に、ソース・ドレイン領域１４を形成するため
のＡｓのイオン注入を行うが、このままではファセット
７の領域でＡｓが深く入りＰ型Ｓｉ基板１に近づくため
、ソース・ドレイン領域１４と基板１との間の耐圧が低
下する。そこで、ゲート酸化膜１２を形成した後、第１
の実施例と同様に塗布法を用いて酸化１８を形成し、Ｓ
ＥＧ層４全体を平坦にすることにより、Ａｓのイオン注
入によってソース・ドレイン領域１４を形成しても、フ
ァセット７の領域でＡｓが深く入ることがないので、耐
圧は低下しない。
け、その上に多結晶シリコンでグーｌ−電極１３を形成
する。次に、ソース・ドレイン領域１４を形成するため
のＡｓのイオン注入を行うが、このままではファセット
７の領域でＡｓが深く入りＰ型Ｓｉ基板１に近づくため
、ソース・ドレイン領域１４と基板１との間の耐圧が低
下する。そこで、ゲート酸化膜１２を形成した後、第１
の実施例と同様に塗布法を用いて酸化１８を形成し、Ｓ
ＥＧ層４全体を平坦にすることにより、Ａｓのイオン注
入によってソース・ドレイン領域１４を形成しても、フ
ァセット７の領域でＡｓが深く入ることがないので、耐
圧は低下しない。
以上説明したように、本発明は、選択エピタキシャル層
表面に回転塗布法で形成した絶縁膜を設けたので、選択
エピタキシャル層表面全体が平坦になり、イオン注入法
で不純物を打込んでも選択エピタキシャル層内の深さ方
向に対し不純物導入層が均一に形成されるため、デバイ
スの耐圧低下等の特性異常は発生しないという効果があ
る。
表面に回転塗布法で形成した絶縁膜を設けたので、選択
エピタキシャル層表面全体が平坦になり、イオン注入法
で不純物を打込んでも選択エピタキシャル層内の深さ方
向に対し不純物導入層が均一に形成されるため、デバイ
スの耐圧低下等の特性異常は発生しないという効果があ
る。
第１図は本発明の第１の実施例の断面図、第２図（ａ）
、（ｂ）は本発明の第２の実施例の平面図及びＡ−Ａ’
線断面図、第３図（ａ）、（ｂ）は従来のトランジスタ
のベースまで形成した半導体チップの平面図及びＢ−Ｂ
’線断面図である。 １・・・Ｐ型Ｓｉ基板、２・・・埋込層、３・・・酸化
膜、４・・・ＳＥＧ膜、５・・・酸化膜、６・・・ベー
ス層、７・・・ファセット、８・・・酸化膜、１２・・
・ゲート酸化膜、１３・・ゲート電極、１４・・・ソー
ス・トレイン領域。
、（ｂ）は本発明の第２の実施例の平面図及びＡ−Ａ’
線断面図、第３図（ａ）、（ｂ）は従来のトランジスタ
のベースまで形成した半導体チップの平面図及びＢ−Ｂ
’線断面図である。 １・・・Ｐ型Ｓｉ基板、２・・・埋込層、３・・・酸化
膜、４・・・ＳＥＧ膜、５・・・酸化膜、６・・・ベー
ス層、７・・・ファセット、８・・・酸化膜、１２・・
・ゲート酸化膜、１３・・ゲート電極、１４・・・ソー
ス・トレイン領域。
Claims (1)
- 半導体基板上の絶縁膜の開口部に選択的に形成された
エピタキシャル層表面に回転塗布法で形成された絶縁膜
を設けたことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11610388A JPH01286361A (ja) | 1988-05-12 | 1988-05-12 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11610388A JPH01286361A (ja) | 1988-05-12 | 1988-05-12 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01286361A true JPH01286361A (ja) | 1989-11-17 |
Family
ID=14678772
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11610388A Pending JPH01286361A (ja) | 1988-05-12 | 1988-05-12 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01286361A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7176109B2 (en) | 2001-03-23 | 2007-02-13 | Micron Technology, Inc. | Method for forming raised structures by controlled selective epitaxial growth of facet using spacer |
-
1988
- 1988-05-12 JP JP11610388A patent/JPH01286361A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7176109B2 (en) | 2001-03-23 | 2007-02-13 | Micron Technology, Inc. | Method for forming raised structures by controlled selective epitaxial growth of facet using spacer |
| US9685536B2 (en) | 2001-03-23 | 2017-06-20 | Conversant Intellectual Property Management Inc. | Vertical transistor having a vertical gate structure having a top or upper surface defining a facet formed between a vertical source and a vertical drain |
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