JP2014107419A - 炭化珪素半導体装置およびその製造方法 - Google Patents

炭化珪素半導体装置およびその製造方法 Download PDF

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Abstract

【課題】基板の表面荒れを抑制しつつ、ゲートランナーと基板との絶縁性能を向上可能な炭化珪素半導体装置およびその製造方法を提供する。
【解決手段】炭化珪素基板１０は、第１の不純物領域１７、第１の不純物領域１７と接するウェル領域１３と、ウェル領域１３によって第１の不純物領域１７と隔てられた第２の不純物領域１４とを含む。第１の主面１０ａは、チャネル領域ＣＨと接する第１の領域１０ｄと、第１の領域１０ｄとは異なる第２の領域１０ｆとを含む。第２の領域１０ｆ上に珪素を含む材料２２ａが形成される。第１の領域１０ｄ上に第１の二酸化珪素領域１５ｂが形成される。珪素を含む材料２２ａを酸化して第２の二酸化珪素領域１５ｃが形成される。ゲート電極２７と電気的に接続され、かつ第２の二酸化珪素領域１５ｃに対向した位置にゲートランナー２が形成される。
【選択図】図１

Description

本発明は炭化珪素半導体装置およびその製造方法に関し、より特定的には、ゲートランナーの耐圧特性を向上可能な炭化珪素半導体装置およびその製造方法に関するものである。
近年、ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）などの半導体装置の高耐圧化、低損失化、高温環境下での使用などを可能とするため、半導体装置を構成する材料として炭化珪素の採用が進められつつある。炭化珪素は、従来から半導体装置を構成する材料として広く使用されている珪素に比べてバンドギャップが大きいワイドバンドギャップ半導体である。そのため、半導体装置を構成する材料として炭化珪素を採用することにより、半導体装置の高耐圧化、オン抵抗の低減などを達成することができる。また、炭化珪素を材料として採用した半導体装置は、珪素を材料として採用した半導体装置に比べて、高温環境下で使用された場合の特性の低下が小さいという利点も有している。
ＭＯＳＦＥＴにおいて、ゲート信号をゲート電極に効率的に伝えるために、外周部にゲート電極よりも電気抵抗率が小さい材料からなるゲートランナーが形成される場合がある。たとえば特開平１１−２６６０１４号公報（特許文献１）に記載されているＭＯＳＦＥＴによれば、炭化珪素基板上の外周部領域にゲート電極（ゲートランナー）が配置されている。また国際公開２０１０／０９８２９４号（特許文献２）に記載されているＭＯＳＦＥＴによれば、ｐ型半導体層の上方にゲート電極が配置され、当該ゲート電極に接してゲート電極用パッド部（ゲートランナー）が配置されている。
上記各文献に記載されているＭＯＳＦＥＴによれば、ゲート電極用パッド部（ゲートランナー）と炭化珪素基板との間の絶縁性能を確保するため、ゲート電極用パッド部と炭化珪素基板との間には酸化膜が形成されている。
特開平１１−２６６０１４号公報 国際公開２０１０／０９８２９４号
上記酸化膜の形成は、たとえばプラズマＣＶＤなどにより形成される。しかしながら、炭化珪素基板をプラズマ中に配置すると炭化珪素基板の表面に荒れが発生する場合がある。また炭化珪素基板の表面を熱酸化することで熱酸化膜を形成する方法も考えられる。絶縁耐圧を確保できる程度の厚みの熱酸化膜を形成するためには、熱酸化温度を高くする必要がある。しかしながら、熱酸化温度を高くすると炭化珪素基板の表面に荒れが発生する場合がある。
本発明はこのような課題を解決するためになされたものであって、その目的は、炭化珪素基板の表面荒れを抑制しつつ、ゲートランナーと炭化珪素基板との絶縁性能を向上可能な炭化珪素半導体装置およびその製造方法を提供することである。
発明者らは鋭意研究の結果、以下の知見を得て本発明を見出した。ゲートランナーが形成される領域と対向する位置に珪素を含む材料を形成し、当該珪素を含む材料を酸化させることにより、厚い二酸化珪素膜を簡易に形成することができる。また珪素を含む材料を酸化することにより形成される二酸化珪素膜は、炭化珪素を酸化することにより形成される二酸化珪素膜よりも炭素濃度が少ないため、絶縁性能に優れているため、ゲートランナーと基板との間の絶縁性能を向上することができる。またプラズマを使用せず、かつ酸化温度を高くする必要もない。そのため、炭化珪素基板の表面荒れを抑制しつつ、ゲートランナーと基板との間の絶縁性能を向上することができる。
本発明の炭化珪素半導体装置は以下の工程を有している。互いに対向する第１の主面および第２の主面を有する炭化珪素基板が準備される。炭化珪素基板は、第１導電型を有する第１の不純物領域と、第１の不純物領域と接しかつ第１導電型と異なる第２導電型を有するウェル領域と、ウェル領域によって第１の不純物領域と隔てられかつ第１導電型を有する第２の不純物領域とを含む。第１の主面は、第１の不純物領域と第２の不純物領域とに挟まれたチャネル領域と接する第１の領域と、第１の領域とは異なる第２の領域とを含む。第２の領域上に珪素を含む材料が形成される。第１の領域上に第１の二酸化珪素領域が形成される。珪素を含む材料を酸化して第２の二酸化珪素領域が形成される。第１の二酸化珪素領域および第２の二酸化珪素領域に接してゲート電極が形成される。ゲート電極と電気的に接続され、かつ第２の二酸化珪素領域に対向した位置に配置されたゲートランナーが形成される。第２の二酸化珪素領域の厚みは、第１の二酸化珪素領域の厚みより大きい。
本発明に係る炭化珪素半導体装置の製造方法によれば、第２の領域上に珪素を含む材料が形成された後、当該珪素を含む材料を酸化して第２の二酸化珪素領域が形成される。第２の二酸化珪素領域に対向した位置に配置されたゲートランナーが形成される。これにより、炭化珪素基板の表面荒れを抑制しつつ、炭化珪素基板とゲートランナーとの絶縁性能を向上させることができる。
上記に係る炭化珪素半導体装置において好ましくは、第１の二酸化珪素領域を形成する工程および第２の二酸化珪素領域を形成する工程は、第１の領域と珪素を含む材料とを同時に酸化することにより行われる。これにより、効率的に第１の二酸化珪素領域と第２の二酸化珪素領域とが形成される。
上記に係る炭化珪素半導体装置の製造方法において好ましくは、第２の二酸化珪素領域の厚みは、第１の二酸化珪素領域の厚みの１．５倍以上５倍以下である。第１の厚みが第２の厚みの１．５倍以上であれば、第１の二酸化珪素領域の炭素濃度を第２の二酸化珪素領域の炭素濃度よりも効率的に高くすることができる。一方、第１の厚みが第２の厚みの５倍以下であれば、第２の二酸化珪素領域に形成されるゲート電極と、第１の二酸化珪素領域に形成されるゲート電極との段差が大きくなり過ぎないので、ゲート電極を断絶することなく形成することができる。
上記に係る炭化珪素半導体装置の製造方法において好ましくは、平面視においてゲートランナーに囲まれるように配置されたソース配線を形成する工程をさらに有する。これにより、チップの外周領域全体からゲート電極に対して効率的に電圧を印加することができる。
上記に係る炭化珪素半導体装置の製造方法において好ましくは、ゲートランナーは第２の不純物領域よりも外側に形成される。これにより、ゲートランナーはソース配線よりも外側に形成される。
上記に係る炭化珪素半導体装置の製造方法において好ましくは、炭化珪素基板は、ウェル領域に接するＪＴＥ領域をさらに含む。ゲートランナーはＪＴＥ領域よりも内側に形成される。これにより、炭化珪素半導体装置の耐圧劣化を抑制することができる。
上記に係る炭化珪素半導体装置の製造方法において好ましくは、第２の二酸化珪素領域は第１の主面の端部に接するように形成される。これにより、ゲートランナーと炭化珪素基板との耐圧をさらに向上することができる。
上記に係る炭化珪素半導体装置の製造方法において好ましくは、平面視においてゲートランナーを挟むように配置されたソース配線を形成する工程をさらに有する。これにより、チップの中央付近からゲート電極に対して電圧を印加することができる。
上記に係る炭化珪素半導体装置の製造方法において好ましくは、ゲートランナーを形成する工程は、ゲートランナーに電圧を印加するためのゲートパッドを形成する工程を含む。ゲートランナーはゲートパッドから枝分かれ状に延伸するように形成される。これにより、ゲート電極の近くまでゲートランナーを配置することにより、効率的にゲート電極に対して電圧を印加することができる。
上記に係る炭化珪素半導体装置の製造方法において好ましくは、第１の不純物領域に接して第２の珪素を含む材料を形成する工程と、第２の珪素を含む材料を酸化することにより第３の二酸化珪素領域を形成する工程とをさらに有する。これにより、第１の不純物領域上に厚い二酸化珪素領域が形成される。結果として、ゲート絶縁膜近傍の静電容量が低減されるので、炭化珪素半導体装置のスイッチング特性を向上することができる。
上記に係る炭化珪素半導体装置の製造方法において好ましくは、第２の二酸化珪素領域が形成される工程および第３の二酸化珪素領域が形成される工程が同時に行われる。これにより、効率的に第２の二酸化珪素領域および第３の二酸化珪素領域が形成される。
本発明に係る炭化珪素半導体装置は、炭化珪素基板と、第１の二酸化珪素領域と、第２の二酸化珪素領域と、ゲート電極と、ゲートランナーとを有している。炭化珪素基板は、互いに対向する第１の主面および第２の主面を有する。炭化珪素基板は、第１導電型を有する第１の不純物領域と、第１の不純物領域と接しかつ第１導電型と異なる第２導電型を有するウェル領域と、ウェル領域によって第１の不純物領域と隔てられかつ第１導電型を有する第２の不純物領域とを含む。第１の主面は、第１の不純物領域と第２の不純物領域とに挟まれたチャネル領域と接する第１の領域と、第１の領域とは異なる第２の領域とを含む。第１の二酸化珪素領域は、第１の領域上に配置されている。第２の二酸化珪素領域は、第２の領域上に配置されている。ゲート電極は、第１の二酸化珪素領域および第２の二酸化珪素領域に接する。ゲートランナーは、ゲート電極と電気的に接続され、かつ第２の二酸化珪素領域に対向した位置に配置されている。第２の二酸化珪素領域は、第１の二酸化珪素領域よりも厚い。第２の二酸化珪素領域の炭素濃度は、第１の二酸化珪素領域の炭素濃度よりも低い。
本発明に係る炭化珪素半導体装置によれば、ゲートランナーは、第２の二酸化珪素領域に対向した位置に配置されており、第２の二酸化珪素領域の炭素濃度は、第１の二酸化珪素領域の炭素濃度よりも低い。これにより、ゲートランナーと炭化珪素基板との絶縁性能を向上することができる。
上記に係る炭化珪素半導体装置において好ましくは、第２の二酸化珪素領域の厚みは第１の二酸化珪素領域の厚みの１．５倍以上５倍以下である。
以上の説明から明らかなように、本発明によれば、炭化珪素基板の表面荒れを抑制しつつ、ゲートランナーと炭化珪素基板との絶縁性能を向上可能な炭化珪素半導体装置およびその製造方法を提供することができる。
本発明の実施の形態１に係る炭化珪素半導体装置の構造を概略的に示す断面模式図である。 本発明の実施の形態１に係る炭化珪素半導体装置のゲート電極の構造を概略的に示す平面模式図である。 本発明の実施の形態１に係る炭化珪素半導体装置のゲートランナーの構造を概略的に示す平面模式図である。 本発明の実施の形態１に係る炭化珪素半導体装置の製造方法を概略的に示すフロー図である。 本発明の実施の形態１に係る炭化珪素半導体装置の製造方法の第１の工程を概略的に示す断面模式図である。 本発明の実施の形態１に係る炭化珪素半導体装置の製造方法の第２の工程を概略的に示す断面模式図である。 本発明の実施の形態１に係る炭化珪素半導体装置の製造方法の第３の工程を概略的に示す断面模式図である。 本発明の実施の形態１に係る炭化珪素半導体装置の製造方法の第４の工程を概略的に示す断面模式図である。 本発明の実施の形態１に係る炭化珪素半導体装置の製造方法の第５の工程を概略的に示す断面模式図である。 本発明の実施の形態１に係る炭化珪素半導体装置の製造方法の第６の工程を概略的に示す断面模式図である。 本発明の実施の形態２に係る炭化珪素半導体装置の構造を概略的に示す断面模式図である。 本発明の実施の形態２に係る炭化珪素半導体装置のゲートランナーの構造を概略的に示す平面模式図である。 本発明の実施の形態２に係る炭化珪素半導体装置の製造方法の第１の工程を概略的に示す断面模式図である。 本発明の実施の形態２に係る炭化珪素半導体装置の製造方法の第２の工程を概略的に示す断面模式図である。 本発明の実施の形態２に係る炭化珪素半導体装置の製造方法の第３の工程を概略的に示す断面模式図である。 本発明の実施の形態２に係る炭化珪素半導体装置の製造方法の第４の工程を概略的に示す断面模式図である。 本発明の実施の形態２に係る炭化珪素半導体装置の製造方法の第５の工程を概略的に示す断面模式図である。 本発明の実施の形態２の変形例に係る炭化珪素半導体装置のゲートランナーの構造を概略的に示す平面模式図である。
以下、図面に基づいて本発明の実施の形態を説明する。なお、以下の図面において同一または相当する部分には同一の参照番号を付し、その説明は繰返さない。また、本明細書中の結晶学的記載においては、個別方位を［］、集合方位を＜＞、個別面を（）、集合面を｛｝でそれぞれ示している。また、負の指数については、結晶学上、”−”（バー）を数字の上に付けることになっているが、本明細書中では、数字の前に負の符号を付けている。また角度の記載には、全方位角を３６０度とする系を用いている。
（実施の形態１）
図１を参照して、実施の形態１における炭化珪素半導体装置であるＭＯＳＦＥＴ１は、炭化珪素基板１０と、二酸化珪素層１５と、ゲート電極２７と、ソースコンタクト電極１６と、ドレイン電極２０と、ゲートランナー２を主に有している。
炭化珪素基板１０は、互いに対向する第１の主面１０ａおよび第２の主面１０ｂを有し、たとえばポリタイプ４Ｈの六方晶炭化珪素からなる。炭化珪素基板１０の第１の主面１０ａは、たとえば（０００１）面から８°以下程度オフした面であってもよく、（０−３３−８）面であってもよい。好ましくは、第１の主面１０ａは、｛０００−１｝面に対して、巨視的に６２°±１０°のオフ角を有する面である。
炭化珪素基板１０は、ベース基板１１と、ドリフト層１２と、ウェル領域１３と、第２の不純物領域１４と、ｐ+領域１８とを主に含む。ベース基板は、炭化珪素からなり導電型がｎ型（第１導電型）を有するエピタキシャル層である。ドリフト層１２は、ベース基板１１上に配置されており、導電型がｎ型である。ドリフト層１２に含まれる不純物はたとえば窒素（Ｎ）である。ドリフト層１２に含まれている窒素濃度はたとえば５×１０15ｃｍ-3程度である。ドリフト層１２は第１の不純物領域１７を含む。第１の不純物領域１７は、ドリフト層１２の一部であって後述する一対のウェル領域１３によって挟まれたＪＦＥＴ領域である。ドリフト層１２と第１の不純物領域１７とは同じ導電型を有する。
ウェル領域１３は第１の不純物領域１７と接し、導電型がｎ型（第１導電型）とは異なるｐ型（第２導電型）を有する領域である。ウェル領域１３は、第１の不純物領域１７を挟むように一対配置されており、ウェル領域１３に含まれる不純物は、たとえばアルミニウム（Ａｌ）、ホウ素（Ｂ）などである。ウェル領域１３におけるアルミニウムやホウ素の濃度は、たとえば１×１０17ｃｍ-3程度である。
第２の不純物領域１４は、ウェル領域１３によって第１の不純物領域１７と隔てられているソース領域である。また第２の不純物領域１４はｎ型（第１導電型）を有する。第２の不純物領域１４は、上記第１の主面１０ａを含み、かつウェル領域１３に取り囲まれるように、一対のウェル領域１３の各々の内部に形成されている。第２の不純物領域１４は、たとえばリン（Ｐ）などの不純物をドリフト層１２に含まれる不純物よりも高い濃度（密度）で含んでいる。第２の不純物領域１４におけるリンの濃度は、たとえば１×１０20ｃｍ-3程度である。
ｐ+領域１８は、上記第１の主面１０ａを含み、かつウェル領域１３に取り囲まれるとともに、第２の不純物領域１４に隣接するように一対のウェル領域１３の各々の内部に形成されている。ｐ+領域１８は、ソースコンタクト電極１６、第２の不純物領域１４およびウェル領域１３に接して配置されている。ｐ+領域１８は、たとえばＡｌなどの不純物をウェル領域１３に含まれる不純物よりも高い濃度（密度）で含んでいる。ｐ+領域１８における、Ａｌの濃度はたとえば１×１０20ｃｍ-3程度である。
ゲート絶縁膜は、第１の不純物領域１７の表面１０ｃに接して配置された第３の二酸化珪素領域１５ａと、ウェル領域１３の第１の領域１０ｄに接して配置された第１の二酸化珪素領域１５ｂとを含んでいる領域である。
第３の二酸化珪素領域１５ａの厚みＴ３は第１の二酸化珪素領域１５ｂの厚みＴ１よりも大きい。第１の不純物領域１７上の第３の二酸化珪素領域１５ａの厚みＴ１はたとえば１８０ｎｍ程度であり、ウェル領域１３上の第１の二酸化珪素領域１５ｂの厚みＴ１はたとえば５０ｎｍ程度である。好ましくは、第３の二酸化珪素領域１５ａの厚みＴ３は第１の二酸化珪素領域１５ｂの厚みＴ１よりも１．５倍以上５倍以下である。
本実施の形態のＭＯＳＦＥＴ１において、第１の不純物領域１７および第２の不純物領域１４に挟まれたウェル領域１７内であって、第１の二酸化珪素領域１５ｂと対向する位置にチャネル領域ＣＨが形成可能に構成されている。言い換えれば、第１の二酸化珪素領域１５ｂはチャネル領域ＣＨ上に接して配置されている。
炭化珪素基板１０の第１の主面１０ａは、第１の不純物領域１７と第２の不純物領域１４とに挟まれたチャネル領域ＣＨと接する第１の領域１０ｄと、第１の領域１０ｄとは異なる第２の領域１０ｆとを含んでいる。第１の主面１０ａの第１の領域１０ｄ上に第１の二酸化珪素領域１５ｂが配置され、第１の主面１０ａの第２の領域１０ｆ上に第２の二酸化珪素領域１５ｃが配置されている。
第２の二酸化珪素領域１５ｃの厚みＴ２は、第１の二酸化珪素領域１５ｂの厚みＴ１よりも大きい。好ましくは、第２の二酸化珪素領域１５ｃの厚みＴ２は第１の二酸化珪素領域１５ｂの厚みＴ１の１．５倍以上５倍以下である。
第１の二酸化珪素領域１５ｂの炭素濃度は、第２の二酸化珪素領域１５ｃの炭素濃度よりも高い。好ましくは、第１の二酸化珪素領域１５ｂの炭素濃度は、第３の二酸化珪素領域１５ａの炭素濃度よりも高い。第１の二酸化珪素領域１５ｂの炭素濃度はたとえば１×１０18ｃｍ-3以上程度１×１０20ｃｍ-3以下程度であり、第２の二酸化珪素領域１５ｃおよび第３の二酸化珪素領域１５ａの炭素濃度はたとえば１×１０17ｃｍ-3以上程度１×１０19ｃｍ-3以下程度である。第１の二酸化珪素領域１５ｂ、第２の二酸化珪素領域１５ｃおよび第３の二酸化珪素領域１５ａの各々の炭素濃度は、たとえばＳＩＭＳ（Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）により測定可能である。
ゲート電極２７は、第１の二酸化珪素領域１５ｂおよび第３の二酸化珪素領域１５ａ上に配置されたゲート電極領域２７ａと、第２の二酸化珪素領域１５ｃ上に配置されたゲート電極領域２７ｂとを含む。ゲート電極領域２７ａは、炭化珪素基板１０との間に第１の二酸化珪素領域１５ｂおよび第３の二酸化珪素領域１５ａを挟むように第１の二酸化珪素領域１５ｂおよび第３の二酸化珪素領域１５ａと接して配置されている。また、ゲート電極２７は、不純物が添加されたポリシリコン、Ａｌ（アルミニウム）などの導電体からなっている。ゲート電極２７は、第１の二酸化珪素領域１５ｂおよび第２の二酸化珪素領域１５ｃに接する。
図２に示すように、炭化珪素基板１０の第１の主面１０ａの法線方向から見て（以下、平面視とも称する）、ゲート電極領域２７ａとゲート電極領域２７ｂとは電気的に接続されている。また平面視において、ゲート電極領域２７ａおよびゲート電極領域２７ｂは後述するソースコンタクト電極１６を囲うように形成されている。ゲート電極２７は後述する層間絶縁膜２１と接している。
ソースコンタクト電極１６は、第２の不純物領域１４と、ｐ+領域１８と、第１の二酸化珪素領域１５ｂとに接触して配置されている。また、ソースコンタクト電極１６は、たとえばＮｉＳｉ（ニッケルシリサイド）など、第２の不純物領域１４とオーミックコンタクト可能な材料からなっている。
ドレイン電極２０は、炭化珪素基板１０においてドリフト層１２が形成される側とは反対側の第２の主面１０ｂに接触して形成されている。このドレイン電極２０は、たとえばＮｉＳｉなど、ｎ型のベース基板１１とオーミックコンタクト可能な材料からなっており、ベース基板１１と電気的に接続されている。ドレイン電極２０に接してパッド電極２３が配置されている。ソースコンタクト電極１６およびドレイン電極２０は、ゲート電極２７に印加されるゲート電極２７により、ソースコンタクト電極１６およびドレイン電極２０の間に流れる電流が制御可能に構成されている。
層間絶縁膜２１は、第１の二酸化珪素領域１５ｂと接し、ゲート電極領域２７ａを取り囲むように形成されている。層間絶縁膜２１は、たとえば絶縁体である二酸化珪素からなっている。ソース配線１９は、炭化珪素基板１０の第１の主面１０ａ上において、層間絶縁膜２１を取り囲み、かつソースコンタクト電極１６の上部表面上にまで延在している。また、ソース配線１９は、たとえばＡｌなどの導電体からなり、ソースコンタクト電極１６を介して第２の不純物領域１４と電気的に接続されている。
本実施の形態に係るＭＯＳＦＥＴ１は、ＪＴＥ（Ｊｕｎｃｔｉｏｎ Ｔｅｒｍｉｎａｔｉｏｎ Ｅｘｔｅｎｓｉｏｎ）領域４、ガードリング領域５およびフィールドストップ領域６をさらに有している。ＪＴＥ領域４およびガードリング領域５の各々は、ウェル領域１３と同じ導電型（ｐ型）を有する領域である。ＪＴＥ領域４およびガードリング領域５の各々の不純物濃度は、ウェル領域１３の不純物濃度よりも低い。ＪＴＥ領域４はウェル領域１３と接しているが、ガードリング領域５はウェル領域１３と接していない。平面視において、ガードリング領域５はＪＴＥ領域４を取り囲むように、ＪＴＥ領域４の外側に配置されている。ガードリング領域５は複数設けられていても構わない。
ＪＴＥ領域４およびガードリング領域５の各々には、たとえばホウ素やアルミニウムなどの不純物が含まれている。当該不純物のドーズ量はたとえば１．３×１０13ｃｍ-2であり、好ましくは８×１０12ｃｍ-2以上１．４×１０13ｃｍ-2以下程度である。
フィールドストップ領域６はドリフト層１２と同じ導電型（ｎ型）を有する領域である。フィールドストップ領域６の不純物濃度はドリフト層１２の不純物濃度よりも高い。フィールドストップ領域６に含まれる不純物濃度はたとえば１．０×１０18ｃｍ-3程度である。フィールドストップ領域６は、平面視においてＪＴＥ領域４およびガードリング領域５を囲うように、ＪＴＥ領域４およびガードリング領域５の外側に配置されている。
ゲートランナー２は、たとえばアルミニウムなどのゲート電極領域２７ｂよりも電気抵抗率の低い材料から構成されており、ゲート電極領域２７ｂと電気的に接続されている。ゲートランナー２は、ｐ型を有するウェル領域１３の上方に配置されている。より詳細には、ゲートランナー２はウェル領域１３中であって、チャネル領域ＣＨが形成されない領域の上方に、第２の二酸化珪素領域１５ｃおよびゲート電極領域２７ｂを介して配置されている。
図３を参照して、平面視においてゲートランナー２はチップの端部１０ｅ側に配置されている。ゲートランナー２はチップの角部付近に配置されたゲートパッド７に接している。ゲートパッド７は外部からゲート電圧が印加されるように構成されている。また平面視においてゲートランナー２は、ソース配線１９を囲うように配置されている。ソース配線１９は外部からソース電流が印加されるように構成されている。
次に、ＭＯＳＦＥＴ１の動作について説明する。図１を参照して、ゲート電極２７の電圧が閾値電圧未満の状態、すなわちオフ状態では、第１の二酸化珪素領域１５ｂの直下に位置するウェル領域１３と第１の不純物領域１７との間のｐｎ接合が逆バイアスとなり非導通状態となる。一方、ゲート電極２７に閾値電圧以上の電圧を印加すると、ウェル領域１３の第１の二酸化珪素領域１５ｂと接触する付近であるチャネル領域ＣＨにおいて反転層が形成される。その結果、第２の不純物領域１４と第１の不純物領域１７とが電気的に接続され、ソース配線１９とドレイン電極２０との間に電流が流れる。
次に、本実施の形態におけるＭＯＳＦＥＴ１の製造方法の一例について、図４〜図１０を参照して説明する。
まず基板準備工程（Ｓ１０：図４）が実施される。具体的には、図５を参照して、たとえばポリタイプ４Ｈの六方晶炭化珪素からなるベース基板１１が準備され、ベース基板１１上にエピタキシャル成長によりｎ型（第１導電型）のドリフト層１２が形成される。ドリフト層１２にはたとえばＮ（窒素）イオンなどの不純物が含まれている。以上の様に、主面を１０ａを有しかつ第１導電型を有するドリフト層１２を含む炭化珪素基板１０が準備される。炭化珪素基板１０の第１の主面１０ａは、たとえば（０００１）面から８°程度オフした面であってもよく、（０−３３−８）面であってもよい。好ましくは、第１の主面１０ａは、｛０００−１｝面に対して、巨視的に６２°±１０°のオフ角を有する面である。
次にウェル領域形成工程が実施される。具体的には、図６を参照して、たとえばＡｌ（アルミニウム）イオンがドリフト層１２にイオン注入されることによりウェル領域１３が形成される。次に、第２の不純物領域１４を形成するためのイオン注入が実施される。具体的には、たとえばＰ（リン）イオンがウェル領域１３に注入されることにより、ウェル領域１３内に第２の不純物領域１４が形成される。さらに、ｐ+領域１８を形成するためのイオン注入が実施される。具体的には、たとえばＡｌイオンがウェル領域１３に注入されることにより、ウェル領域１３内であって、第２の不純物領域１４と接するｐ+領域１８が形成される。上記イオン注入は、たとえばドリフト層１２の第１の主面１０ａ上に二酸化珪素からなり、イオン注入を実施すべき所望の領域に開口を有するマスク層を形成して実施することができる。
同様に、たとえばＡｌ（アルミニウム）イオンがドリフト層１２にイオン注入されることによりＪＴＥ領域４およびガードリング領域５が形成され、たとえばＰ（リン）イオンがドリフト層１２にイオン注入されることにより、フィールドストップ領域６が形成される。
以上の様に、ｎ型を有する第１の不純物領域１７と、第１の不純物領域１７と接しかつｎ型と異なるｐ型を有するウェル領域１３と、ウェル領域１３によって第１の不純物領域１７と隔てられかつｎ型を有する第２の不純物領域１４と、ウェル領域１３に接するＪＴＥ領域４と、ガードリング領域５と、フィールドストップ領域６とを含む炭化珪素基板１０（図６参照）が準備される。なお、当該炭化珪素基板１０は、互いに対向する第１の主面１０ａおよび第２の主面１０ｂを有する。第１の主面１０ａは、第１の不純物領域１７と第２の不純物領域１４とに挟まれたチャネル領域ＣＨ（図１参照）と接する第１の領域１０ｄと、第１の領域１０ｄとは異なる第２の領域１０ｆとを含む。
次に、活性化アニール工程が実施される。具体的には、たとえばアルゴンなどの不活性ガス雰囲気中において、上記炭化珪素基板１０をたとえば１７００℃程度に加熱して、３０分間程度保持する熱処理が実施される。これにより注入された不純物が活性化する。
次に、珪素を含む材料形成工程（Ｓ２０：図４）が実施される。具体的には、図７を参照して、ウェル領域１３と、ＪＴＥ領域４と、ガードリング領域５と、フィールドストップ領域６と接するように珪素を含む材料２２ａが形成される。好ましくは、珪素を含む材料２２は、炭化珪素基板１０の第１の主面１０ａの端部１０ｅに接するように形成される。また珪素を含む材料２２は、チャネル領域ＣＨ（図１参照）と接する第１の領域１０ｄと異なる第２の領域１０ｆに接して形成される。また本実施の形態では、一対のウェル領域１３に挟まれた第１の不純物領域１７の表面１０ｃにも、珪素を含む材料２２ｂが形成される。
珪素を含む材料２２ａ、２２ｂとは、たとえばポリシリコン、アモルファスシリコンおよびアモルファス炭化珪素などであり、単結晶珪素であってもよい。好ましくは、珪素を含む材料２２とは主成分が珪素からなる材料である。より好ましくは、珪素を含む材料２２とは炭化珪素よりも酸化しやすい材料である。珪素を含む材料２２の厚みはたとえば６０ｎｍ程度である。なお、第１の不純物領域１７はＪＦＥＴ領域である。
珪素を含む材料を形成する工程では、たとえば炭化珪素基板１０の第１の主面１０ａにポリシリコンを堆積させた後、ウェットエッチングやドライエッチングなどでパターニングを行うことで、第２の領域１０ｆに形成を含む材料２２ａが形成され、かつ第１の不純物領域１７に接する炭化珪素基板１０の表面１０ｃに珪素を含む材料２２ｂが形成される。
なお第１の不純物領域１７の表面１０ｃに形成された珪素を含む材料の幅Ｗ２（当該表面１０ｃに平行な方向の距離）は、第１の不純物領域の幅Ｗ１（つまり一対のウェル領域１３の間の最短距離）よりも小さいことが好ましい。第１の不純物領域の幅Ｗ１はたとえば２．５μｍ程度以上３．０μｍ程度以下である。
次に、二酸化珪素層形成工程（Ｓ３０：図４）が実施される。二酸化珪素層形成工程は、第１の領域１０ｄ上にゲート絶縁膜の一部となる第１の二酸化珪素領域１５ｂを形成する工程と、珪素を含む材料２２ａを酸化して第２の二酸化珪素領域１５ｃを形成する工程とを有する。具体的には、第２の領域１０ｆ上の珪素を含む材料２２ａおよび第１の不純物領域１７の表面１０ｃに形成された珪素を含む材料２２ｂ（第２の珪素を含む領域）が酸化されてそれぞれ第２の二酸化珪素領域１５ｃおよび第３の二酸化珪素領域１５ａが形成される。同様に、第１の不純物領域１７および第２の不純物領域１４に挟まれたウェル領域１３の第１の領域１０ｄが酸化されて第１の二酸化珪素領域１５ｂが形成される。より具体的には、酸素雰囲気中において、珪素を含む材料２２ａ、２２ｂが形成され、かつウェル領域１３の第１の領域１０ｄが露出された炭化珪素基板１０を、たとえば１３００℃程度に加熱して１時間程度保持する熱処理が実施される。
図８を参照して、二酸化珪素層１５は、第１の不純物領域１７の表面１０ｃ上の第３の二酸化珪素領域１５ａと、第１の不純物領域１７と第２の不純物領域１４に挟まれたウェル領域１３の第１の領域１０ｄ上の第１の二酸化珪素領域１５ｂと、第２の領域１０ｆ上の第２の二酸化珪素領域１５ｃとを含む。第１の二酸化珪素領域１５ｂの厚みを第１の厚みＴ１とし、第２の二酸化珪素領域１５ｃの厚みを第２の厚みＴ２としたとき、第２の厚みＴ２は第１の厚みＴ１よりも大きい。たとえば、第１の厚みＴ１は５０ｎｍ程度であり、第２の厚みＴ２は１８０ｎｍ程度である。好ましくは、第３の二酸化珪素領域１５ａの厚みを第３の厚みＴ３としたとき、第３の厚みＴ３は第１の厚みＴ１よりも大きい。なお、第２の厚みＴ２と第３の厚みＴ３とは同じ程度である。
好ましくは、第２の二酸化珪素領域１５ｃの厚みＴ２は、第１の二酸化珪素領域１５ｂの厚みＴ１の１．５倍以上５倍以下であり、より好ましくは３倍以上５倍以下である。好ましくは、第２の二酸化珪素領域１５ｃの炭素濃度は、第１の二酸化珪素領域１５ｂの炭素濃度よりも低い。
本実施の形態においては、二酸化珪素層を形成する工程において、第１の不純物領域１７の表面１０ｃ上に配置された珪素を含む材料２２ｂおよび第２の領域１０ｆ上に配置された珪素を含む材料２２ａの各々を酸化する工程およびウェル領域１３の第１の領域１０ｄを酸化する工程が同時に行われる。珪素を含む材料２２ａ、２２ｂの各々はほぼ完全に酸化されて二酸化珪素となり、ウェル領域１３の炭化珪素からなる第１の領域１０ｄも酸化されて二酸化珪素となる。たとえば、珪素を含む材料２２ａ、２２ｂの各々の厚みが６０ｎｍ程度であるとき、当該材料２２ａ、２２ｂの各々が酸化されて形成された二酸化珪素層の各々の厚みは１８０ｎｍ程度となる。なお、第３の二酸化珪素領域１５ａの幅Ｗ３は、第１の不純物領域１７の幅Ｗ１と同等か小さいことが好ましい。
なお、炭化珪素基板１０の第１の主面１０ａが酸化されてゲート絶縁膜を構成する第１の二酸化珪素領域１５ｂが形成される場合、炭化珪素基板１０の第１の主面１０ａから一定の深さの領域が酸化されて二酸化珪素となる。このとき、二酸化珪素の厚みは酸化された炭化珪素基板１０の領域の厚みの２倍程度である。
その後、窒素アニール工程が実施される。具体的には、一酸化窒素雰囲気中において、炭化珪素基板１０が１１００℃程度の温度でたとえば１時間程度保持される。その後、アルゴンや窒素などの不活性ガス中において、炭化珪素基板１０を加熱する熱処理が実施される。当該熱処理において、炭化珪素基板１０は１１００℃以上１５００℃以下の温度で１時間程度保持される。
次に、ゲート電極形成工程（Ｓ４０：図４）が実施される。具体的には、図９を参照して、たとえばＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法、フォトリソグラフィおよびエッチングにより、高濃度に不純物が添加された導電体であるポリシリコンからなるゲート電極２７が形成される。ゲート電極２７は、第１の二酸化珪素領域１５ｂおよび第３の二酸化珪素領域１５ａ上に配置されたゲート電極領域２７ａと、第２の二酸化珪素領域１５ｃ上に配置されたゲート電極領域２７ｂとを含む。図２に示すように、ゲート電極領域２７ａおよびゲート電極領域２７ｂは電気的に接続されている。図１０を参照して、その後、たとえばＣＶＤ法により、絶縁体である二酸化珪素からなる層間絶縁膜２１が、ゲート電極領域２７ａを取り囲むように形成される。また当該層間絶縁膜２１が、ゲート電極領域２７ｂの表面の一部が露出するようにゲート電極領域２７ｂに接して形成される。次に、フォトリソグラフィおよびエッチングによりソースコンタクト電極１６を形成する領域の層間絶縁膜２１と第１の二酸化珪素領域１５ｂの一部が除去される。
次に、オーミック電極形成工程が実施される。具体的には、炭化珪素基板１０の第１の主面１０ａにおいて第２の不純物領域１４およびｐ+領域１８と接するように、たとえば蒸着法により金属膜が形成される。金属膜はたとえばＮｉ（ニッケル）である。金属膜はたとえばＴｉ（チタン）原子およびＡｌ（アルミニウム）原子を含んでいてもよい。金属膜はたとえばＮｉ原子およびＳｉ（シリコン）原子を含んでいてもよい。金属膜が形成された後、当該金属膜をたとえば１０００℃程度で加熱することにより、ニッケル膜が加熱されてシリサイド化されることにより、炭化珪素基板１０の第２の不純物領域１４とオーミック接触するソースコンタクト電極１６が形成される。同様に、炭化珪素基板１０の第２の主面１０ｂに接して、Ｎｉなどの金属膜が形成され、当該金属膜を加熱することによりドレイン電極２０が形成される。
次に、ゲートランナー形成工程（Ｓ５０：図４）が実施される。具体的には、図１０を参照して、たとえば蒸着法により、導電体であるＡｌからなるゲートランナー２が、ゲート電極領域２７ｂと電気的に接続され、かつ第２の二酸化珪素領域１５ｃに対向した位置に配置される。ゲートランナー２は、層間絶縁膜２１と接し、ゲート電極領域２７ｂを介してゲート電極領域２７ａとも電気的に接続されている。ゲートランナー２はゲート電極領域２７ａよりも電気抵抗率の低い材料から構成される。ゲートランナーを形成する工程は、ゲートランナー２に電圧を印加するためのゲートパッド７を形成する工程を含んでもよい。
図１に示すように、ゲートランナー２は第２の不純物領域１４およびｐ+領域１８よりも外側（炭化珪素基板１０の端部１０ｅに近い側）に形成されることが好ましい。また、ゲートランナー２は、ＪＴＥ領域４、ガードリング領域５およびフィールドストップ領域６よりも内側（炭化珪素基板１０の端部１０ｅから遠い側）に形成されることが好ましい。本実施の形態において、ゲートランナー２はｐ型を有するウェル領域１３の上方に配置されている。
ソース配線１９は、層間絶縁膜２１を取り囲み、かつソースコンタクト電極１６と接するように形成される。好ましくは、図２に示すように、平面視においてゲートランナー２に囲まれるように配置されたソース配線１９が形成される。ゲートランナー２とソース配線１９は同時に形成されてもよい。また、たとえばＡｌからなるパッド電極２３がドレイン電極２０と接して形成される。以上の手順により、本実施の形態に係るＭＯＳＦＥＴ１（図１参照）が完成する。
なお、本実施の形態においては、第１導電型がｎ型であり、第２導電型がｐ型である場合について説明したが本発明はこの形態に限定されない。たとえば、第１導電型がｐ型であり、第２導電型がｎ型であっても構わない。
また、本実施の形態において、炭化珪素半導体装置として縦型ＭＯＳＦＥＴを例に挙げて説明したが本発明はこの形態に限定されない。たとえば、炭化珪素半導体装置は、たとえば横型ＭＯＳＦＥＴでも構わない。また、ＭＯＳＦＥＴはプレナー型であってよいし、トレンチ型であってもよい。さらに、炭化珪素半導体装置はＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）などであっても構わない。
次に、本実施の形態に係るＭＯＳＦＥＴ１およびその製造方法の作用効果について説明する。
本実施の形態に係るＭＯＳＦＥＴ１およびその製造方法によれば、第２の領域１０ｆ上に珪素を含む材料２２ａが形成された後、当該珪素を含む材料２２ａを酸化して第２の二酸化珪素領域１５ｃが形成される。第２の二酸化珪素領域１５ｃに対向した位置に配置されたゲートランナー２が形成される。これにより、炭化珪素基板１０の表面荒れを抑制しつつ、炭化珪素基板１０とゲートランナー２との絶縁性能を向上させることができる。
また本実施の形態に係るＭＯＳＦＥＴ１の製造方法によれば、第１の二酸化珪素領域１５ｂを形成する工程および第２の二酸化珪素領域１５ｃを形成する工程は、第１の領域１０ｄと珪素を含む材料２２ａとを同時に酸化することにより行われる。これにより、効率的に第１の二酸化珪素領域１５ｂと第２の二酸化珪素領域１５ｃとが形成される。
さらに本実施の形態に係るＭＯＳＦＥＴ１およびその製造方法によれば、第２の二酸化珪素領域１５ｃの第２の厚みＴ２は、第１の二酸化珪素領域１５ｂの第１の厚みＴ１の１．５倍以上５倍以下である。第１の厚みＴ１が第２の厚みＴ２の１．５倍以上であれば、第１の二酸化珪素領域１５ｂの炭素濃度を第２の二酸化珪素領域１５ｃの炭素濃度よりも効率的に高くすることができる。一方、第１の厚みＴ１が第２の厚みＴ２の５倍以下であれば、第２の二酸化珪素領域１５ｃに形成されるゲート電極領域２７ｂと、第１の二酸化珪素領域１５ｂに形成されるゲート電極領域２７ａとの段差が大きくなり過ぎないので、ゲート電極２７を断絶することなく形成することができる。
さらに本実施の形態に係るＭＯＳＦＥＴ１の製造方法によれば、平面視においてゲートランナー２に囲まれるように配置されたソース配線１９を形成する工程をさらに有する。これにより、チップの外周領域全体からゲート電極２７に対して効率的に電圧を印加することができる。
さらに本実施の形態に係るＭＯＳＦＥＴ１の製造方法によれば、ゲートランナー２は第２の不純物領域１４よりも外側に形成される。これにより、ゲートランナー２はソース配線１９よりも外側に形成される。
さらに本実施の形態に係るＭＯＳＦＥＴ１の製造方法によれば、ゲートランナー２はＪＴＥ領域４よりも内側に形成される。これにより、ＭＯＳＦＥＴ１の耐圧劣化を抑制することができる。
さらに本実施の形態に係るＭＯＳＦＥＴ１の製造方法によれば、第２の二酸化珪素領域１５ｃは第１の主面１０ａの端部１０ｅに接するように形成される。これにより、ゲートランナー２と炭化珪素基板１０との耐圧をさらに向上することができる。
さらに本実施の形態に係るＭＯＳＦＥＴ１の製造方法によれば、第１の不純物領域１７に接して第２の珪素を含む材料２２ｂを形成する工程と、第２の珪素を含む材料２２ｂを酸化することにより第３の二酸化珪素領域１５ａを形成する工程とをさらに有する。これにより、第１の不純物領域１７上に厚い二酸化珪素領域が形成される。結果として、ゲート絶縁膜近傍の静電容量が低減されるので、ＭＯＳＦＥＴ１のスイッチング特性を向上することができる。
さらに本実施の形態に係るＭＯＳＦＥＴ１の製造方法によれば、第２の二酸化珪素領域１５ｃが形成される工程および第３の二酸化珪素領域１５ａが形成される工程が同時に行われる。これにより、効率的に第２の二酸化珪素領域１５ｃおよび第３の二酸化珪素領域１５ａが形成される。
（実施の形態２）
図１１および図１２を参照して、実施の形態２における炭化珪素半導体装置であるＭＯＳＦＥＴ１の構成について説明する。実施の形態２に係るＭＯＳＦＥＴ１は、ゲートランナー２がチップの中央付近に配置されている点において実施の形態１に係るＭＯＳＦＥＴ１と異なっており、他の構成に関しては同様である。
図１１を参照して、本実施の形態に係るＭＯＳＦＥＴ１におけるゲートランナー２は、断面視（図１１の視野）において、２つのソースコンタクト電極１６に挟まれた第２の二酸化珪素領域１５ｃに対向する位置に配置されている。断面視において、第２の二酸化珪素領域１５ｃに接するウェル領域１３は、２つのｐ+領域１８と２つの第２の不純物領域１４とを含む。断面視において、当該ｐ+領域１８の一端は第２の不純物領域１４と接し、他端はウェル領域１３と接する。また断面視において、第２の不純物領域１４およびｐ+領域１８の各々は、第１の主面１０ａの法線に対して線対称の位置に配置されている。
図１２を参照して、本実施の形態に係るＭＯＳＦＥＴ１におけるゲートランナー２は、平面視において、チップ１の中央付近に直線的に延びて配置されている。ゲートランナー２は、チップ１の端部１０ｅ側に配置されたゲートパッド７と接続されている。ゲートパッド７は外部からゲート電圧が印加されるように構成されている。また平面視においてソース配線１９はゲートランナー２およびゲートパッド７を挟むように配置されている。ソース配線１９は外部からソース電流が印加されるように構成されている。
図１８を参照して、ゲートランナー２は、ゲートパッド７から枝分かれ状に延伸するように形成されていても構わない。ゲートパッド７はチップ１の中央付近に配置されており、当該ゲートパッド７からチップの中央を直線状に延伸するゲートランナー部と、ゲートパッド７の左右側の各々から直線状に延伸し、チップ１の端部１０ｅ付近で９０°程度折れ曲がり、端部１０ｅと平行な方向に沿って延伸するゲートランナー部とを有していても構わない。またゲートランナー２はソース配線１９に囲まれて形成されても構わない。
次に、本実施の形態におけるＭＯＳＦＥＴ１の製造方法の一例について、図１３〜図１７を参照して説明する。
まず基板準備工程（Ｓ１０：図４）が実施される。具体的には、実施の形態１で説明した方法と同様の方法で炭化珪素基板１０が準備される。具体的には、たとえばポリタイプ４Ｈの六方晶炭化珪素からなるベース基板１１が準備され、ベース基板１１上にエピタキシャル成長によりｎ型（第１導電型）のドリフト層１２が形成される。
図１３を参照して、次に、たとえばＡｌ（アルミニウム）イオンがドリフト層１２にイオン注入されることによりウェル領域１３が形成される。次に、第２の不純物領域１４を形成するためのイオン注入が実施される。具体的には、たとえばＰ（リン）イオンがウェル領域１３に注入されることにより、ウェル領域１３内に第２の不純物領域１４が形成される。さらに、ｐ+領域１８を形成するためのイオン注入が実施される。具体的には、たとえばＡｌイオンがウェル領域１３に注入されることにより、ウェル領域１３内であって、第２の不純物領域１４と接するｐ+領域１８が形成される。上記イオン注入は、たとえばドリフト層１２の第１の主面１０ａ上に二酸化珪素からなり、イオン注入を実施すべき所望の領域に開口を有するマスク層を形成して実施することができる。
以上の様に、ｎ型を有する第１の不純物領域１７と、第１の不純物領域１７と接しかつｎ型と異なるｐ型を有するウェル領域１３と、ウェル領域１３によって第１の不純物領域１７と隔てられかつｎ型を有する第２の不純物領域１４とを含む炭化珪素基板１０が準備される。なお、当該炭化珪素基板１０は、互いに対向する第１の主面１０ａおよび第２の主面１０ｂを有する。第１の主面１０ａは、第１の不純物領域１７と第２の不純物領域１４とに挟まれたチャネル領域ＣＨと接する第１の領域１０ｄと、第１の領域１０ｄとは異なる第２の領域１０ｆとを含む。
次に、活性化アニール工程が実施される。具体的には、たとえばアルゴンなどの不活性ガス雰囲気中において、上記炭化珪素基板１０をたとえば１７００℃程度に加熱して、３０分間程度保持する熱処理が実施される。これにより注入された不純物が活性化する。
次に、珪素を含む材料形成工程（Ｓ２０：図４）が実施される。具体的には、図１４を参照して、ウェル領域１３中における領域であって、ｐ+領域１８に対して第２の不純物領域と反対側の領域上に珪素を含む材料２２ａが形成される。なお、当該領域は、チャネル領域ＣＨ（図１１参照）と接する第１の領域１０ｄと異なる第２の領域１０ｆを含む。また本実施の形態では、一対のウェル領域１３に挟まれた第１の不純物領域１７の表面１０ｃにも、珪素を含む材料２２ｂが形成される。
珪素を含む材料２２ａ、２２ｂとは、たとえばポリシリコン、アモルファスシリコンおよびアモルファス炭化珪素などであり、単結晶珪素であってもよい。好ましくは、珪素を含む材料２２とは主成分が珪素からなる材料である。より好ましくは、珪素を含む材料２２とは炭化珪素よりも酸化しやすい材料である。珪素を含む材料２２の厚みはたとえば６０ｎｍ程度である。なお、第１の不純物領域１７はＪＦＥＴ領域である。
珪素を含む材料を形成する工程では、たとえば炭化珪素基板１０の第１の主面１０ａにポリシリコンを堆積させた後、ウェットエッチングやドライエッチングなどでパターニングを行うことで、第２の領域１０ｆに形成を含む材料２２ａが形成され、かつ第１の不純物領域１７に接する炭化珪素基板１０の表面１０ｃに珪素を含む材料２２ｂが形成される。
次に、二酸化珪素層形成工程（Ｓ３０：図４）が実施される。二酸化珪素層形成工程は、第１の領域１０ｄ上にゲート絶縁膜の一部となる第１の二酸化珪素領域１５ｂを形成する工程と、珪素を含む材料２２ａを酸化して第２の二酸化珪素領域１５ｃを形成する工程とを有する。具体的には、第２の領域１０ｆ上の珪素を含む材料２２ａおよび第１の不純物領域１７の表面１０ｃに形成された珪素を含む材料２２ｂが酸化されてそれぞれ第２の二酸化珪素領域１５ｃおよび第３の二酸化珪素領域１５ａが形成される。同様に、第１の不純物領域１７および第２の不純物領域１４に挟まれたウェル領域１３の第１の領域１０ｄとが酸化されて第１の二酸化珪素領域１５ｂが形成される。より具体的には、酸素雰囲気中において、珪素を含む材料２２ａ、２２ｂが形成され、かつウェル領域１３の第１の領域１０ｄが露出された炭化珪素基板１０を、たとえば１３００℃程度に加熱して１時間程度保持する熱処理が実施される。
図１５を参照して、二酸化珪素層１５は、第１の不純物領域１７の表面１０ｃ上の第３の二酸化珪素領域１５ａと、第１の不純物領域１７と第２の不純物領域１４に挟まれたウェル領域１３の第１の領域１０ｄ上の第１の二酸化珪素領域１５ｂと、第１の主面１０ａの第２の領域１０ｆ上の第２の二酸化珪素領域１５ｃとを含む。
本実施の形態においては、二酸化珪素層を形成する工程において、第１の不純物領域１７の表面１０ｃ上に配置された珪素を含む材料２２ａおよび第２の領域１０ｆ上に配置された珪素を含む材料２２ｂの各々を酸化する工程およびウェル領域１３の第１の領域１０ｄを酸化する工程が同時に行われる。珪素を含む材料２２ａ、２２ｂの各々はほぼ完全に酸化されて二酸化珪素となり、ウェル領域１３の第１の領域１０ｄも酸化されて二酸化珪素となる。たとえば、珪素を含む材料２２ａ、２２ｂの各々の厚みが６０ｎｍ程度であるとき、当該材料２２ａ、２２ｂの各々が酸化されて形成された二酸化珪素層の各々の厚みは１８０ｎｍ程度となる。
その後、窒素アニール工程が実施される。具体的には、一酸化窒素雰囲気中において、炭化珪素基板１０が１１００℃程度の温度でたとえば１時間程度保持される。その後、アルゴンや窒素などの不活性ガス中において、炭化珪素基板１０を加熱する熱処理が実施される。当該熱処理において、炭化珪素基板１０は１１００℃以上１５００℃以下の温度で１時間程度保持される。
次に、ゲート電極形成工程（Ｓ４０：図４）が実施される。具体的には、図１６を参照して、たとえばＣＶＤ法、フォトリソグラフィおよびエッチングにより、高濃度に不純物が添加された導電体であるポリシリコンからなるゲート電極２７が形成される。ゲート電極２７は、第１の二酸化珪素領域１５ｂおよび第３の二酸化珪素領域１５ａ上に配置されたゲート電極領域２７ａと、第２の二酸化珪素領域１５ｃ上に配置されたゲート電極領域２７ｂとを含む。ゲート電極領域２７ａおよびゲート電極領域２７ｂは電気的に接続されている。図１７を参照して、その後、たとえばＣＶＤ法により、絶縁体である二酸化珪素からなる層間絶縁膜２１が、ゲート電極領域２７ａを取り囲むように形成される。また当該層間絶縁膜２１が、ゲート電極領域２７ｂの表面の一部が露出するようにゲート電極領域２７ｂに接して形成される。次に、フォトリソグラフィおよびエッチングによりソースコンタクト電極１６を形成する領域の層間絶縁膜２１と第１の二酸化珪素領域１５ｂの一部が除去される。
次に、オーミック電極形成工程が実施される。具体的には、炭化珪素基板１０の第１の主面１０ａにおいて第２の不純物領域１４およびｐ+領域１８と接するように、たとえば蒸着法により金属膜が形成される。金属膜はたとえばＮｉ（ニッケル）である。金属膜はたとえばＴｉ（チタン）原子およびＡｌ（アルミニウム）原子を含んでいてもよい。金属膜はたとえばＮｉ原子およびＳｉ（シリコン）原子を含んでいてもよい。金属膜が形成された後、当該金属膜をたとえば１０００℃程度で加熱することにより、ニッケル膜が加熱されてシリサイド化されることにより、炭化珪素基板１０の第２の不純物領域１４とオーミック接触するソースコンタクト電極１６が形成される。同様に、炭化珪素基板１０の第２の主面１０ｂに接して、Ｎｉなどの金属膜が形成され、当該金属膜を加熱することによりドレイン電極２０が形成される。
次に、ゲートランナー形成工程（Ｓ５０：図４）が実施される。具体的には、図１１を参照して、たとえば蒸着法により、導電体であるＡｌからなるゲートランナー２が、ゲート電極領域２７ｂと電気的に接続され、かつ第２の二酸化珪素領域１５ｃに対向した位置に配置される。ゲートランナー２は、層間絶縁膜２１と接し、ゲート電極領域２７ｂを介してゲート電極領域２７ａとも電気的に接続されている。ゲートランナー２はゲート電極領域２７ａよりも電気抵抗率の低い材料から構成される。ゲートランナーを形成する工程は、ゲートランナー２に電圧を印加するためのゲートパッド７を形成する工程を含んでもよい。
図１１に示すように、ゲートランナー２は、第２の二酸化珪素領域１５ｃに対向する位置に、ゲート電極領域２７ｂと接して形成される。またゲートランナー２は、断面視において２つのソース配線１９、１９の間に形成される。
ソース配線１９は、層間絶縁膜２１を取り囲み、かつソースコンタクト電極１６と接するように形成される。好ましくは、図１２に示すように、平面視においてゲートランナー２およびゲートパッド７を挟むようにソース配線１９が形成される。ゲートランナー２とソース配線１９は同時に形成されてもよい。また、たとえばＡｌからなるパッド電極２３がドレイン電極２０と接して形成される。以上の手順により、本実施の形態に係るＭＯＳＦＥＴ１（図１１参照）が完成する。
なお実施の形態２におけるＭＯＳＦＥＴ１の製造方法において説明していない各工程における条件などは、実施の形態１におけるＭＯＳＦＥＴ１の製造方法と同様である。
次に、本実施の形態に係るＭＯＳＦＥＴ１およびその製造方法の作用効果について説明する。
本実施の形態に係るＭＯＳＦＥＴ１の製造方法によれば、平面視においてゲートランナー２を挟むように配置されたソース配線１９を形成する工程をさらに有する。これにより、チップ１の中央付近からゲート電極２７に対して電圧を印加することができる。
また本実施の形態に係るＭＯＳＦＥＴ１の製造方法によれば、ゲートランナー２を形成する工程は、ゲートランナー２に電圧を印加するためのゲートパッド７を形成する工程を含む。ゲートランナー２はゲートパッド７から枝分かれ状に延伸するように形成される。これにより、ゲート電極２７の近くまでゲートランナー２を配置することにより、効率的にゲート電極２７に対して電圧を印加することができる。
今回開示された実施の形態はすべての点で例示であって、制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味、および範囲内でのすべての変更が含まれることが意図される。
１ ＭＯＳＦＥＴ（チップ）、２ ゲートランナー、４ ＪＴＥ領域、５ ガードリング領域、６ フィールドストップ領域、７ ゲートパッド、１０ 炭化珪素基板、１０ａ 第１の主面、１０ｂ 第２の主面、１０ｃ 表面、１０ｄ 第１の領域、１０ｆ 第２の領域、１０ｅ 端部、１１ ベース基板、１２ ドリフト層、１３ ウェル領域、１４ 第２の不純物領域、１５ 二酸化珪素層、１５ａ 第３の二酸化珪素領域、１５ｂ 第１の二酸化珪素領域、１５ｃ 第２の二酸化珪素領域、１６ ソースコンタクト電極、１７ 第１の不純物領域（ＪＦＥＴ領域）、１８ ｐ+領域、１９ ソース配線、２０ ドレイン電極、２１ 層間絶縁膜、２２，２２ａ，２２ｂ 珪素を含む材料、２３ パッド電極、２７，２７ａ、２７ｂ ゲート電極、ＣＨ チャネル領域、Ｔ１ 第１の厚み、Ｔ２ 第２の厚み、Ｔ３ 第３の厚み、Ｗ１，Ｗ２，Ｗ３ 幅。

Claims (13)

  1. 互いに対向する第１の主面および第２の主面を有する炭化珪素基板を準備する工程を備え、
    前記炭化珪素基板は、第１導電型を有する第１の不純物領域と、前記第１の不純物領域と接しかつ前記第１導電型と異なる第２導電型を有するウェル領域と、前記ウェル領域によって前記第１の不純物領域と隔てられかつ前記第１導電型を有する第２の不純物領域とを含み、
    前記第１の主面は、前記第１の不純物領域と前記第２の不純物領域とに挟まれたチャネル領域と接する第１の領域と、前記第１の領域とは異なる第２の領域とを含み、さらに、
    前記第２の領域上に珪素を含む材料を形成する工程と、
    前記第１の領域上に第１の二酸化珪素領域を形成する工程と、
    前記珪素を含む材料を酸化して第２の二酸化珪素領域を形成する工程と、
    前記第１の二酸化珪素領域および前記第２の二酸化珪素領域に接してゲート電極を形成する工程と、
    前記ゲート電極と電気的に接続され、かつ前記第２の二酸化珪素領域に対向した位置に配置されたゲートランナーを形成する工程とを備え、
    前記第２の二酸化珪素領域の厚みは、前記第１の二酸化珪素領域の厚みより大きい、炭化珪素半導体装置の製造方法。
  2. 前記第１の二酸化珪素領域を形成する工程および前記第２の二酸化珪素領域を形成する工程は、前記第１の領域と前記珪素を含む材料とを同時に酸化することにより行われる、請求項１に記載の炭化珪素半導体装置の製造方法。
  3. 前記第２の二酸化珪素領域の厚みは、前記第１の二酸化珪素領域の厚みの１．５倍以上５倍以下である、請求項１または２に記載の炭化珪素半導体装置の製造方法。
  4. 平面視において前記ゲートランナーに囲まれるように配置されたソース配線を形成する工程をさらに備えた、請求項１〜３のいずれか１項に記載の炭化珪素半導体装置の製造方法。
  5. 前記ゲートランナーは前記第２の不純物領域よりも外側に形成される、請求項１〜４のいずれか１項に記載の炭化珪素半導体装置の製造方法。
  6. 前記炭化珪素基板は、前記ウェル領域に接するＪＴＥ領域をさらに含み、
    前記ゲートランナーは前記ＪＴＥ領域よりも内側に形成される、請求項１〜５のいずれか１項に記載の炭化珪素半導体装置の製造方法。
  7. 前記第２の二酸化珪素領域は前記第１の主面の端部に接するように形成される、請求項１〜６のいずれか１項に記載の炭化珪素半導体装置の製造方法。
  8. 平面視において前記ゲートランナーを挟むように配置されたソース配線を形成する工程をさらに備えた、請求項１〜３のいずれか１項に記載の炭化珪素半導体装置の製造方法。
  9. 前記ゲートランナーを形成する工程は、前記ゲートランナーに電圧を印加するためのゲートパッドを形成する工程を含み、
    前記ゲートランナーは前記ゲートパッドから枝分かれ状に延伸するように形成される、請求項１に記載の炭化珪素半導体装置の製造方法。
  10. 前記第１の不純物領域に接して第２の珪素を含む材料を形成する工程と、
    前記第２の珪素を含む材料を酸化することにより第３の二酸化珪素領域を形成する工程をさらに備えた、請求項１〜９のいずれか１項に記載の炭化珪素半導体装置の製造方法。
  11. 前記第２の二酸化珪素領域が形成される工程および前記第３の二酸化珪素領域が形成される工程が同時に行われる、請求項１０に記載の炭化珪素半導体装置の製造方法。
  12. 互いに対向する第１の主面および第２の主面を有する炭化珪素基板を備え、
    前記炭化珪素基板は、第１導電型を有する第１の不純物領域と、前記第１の不純物領域と接しかつ前記第１導電型と異なる第２導電型を有するウェル領域と、前記ウェル領域によって前記第１の不純物領域と隔てられかつ前記第１導電型を有する第２の不純物領域とを含み、
    前記第１の主面は、前記第１の不純物領域と前記第２の不純物領域とに挟まれたチャネル領域と接する第１の領域と、前記第１の領域とは異なる第２の領域とを含み、さらに、
    前記第１の領域上に配置された第１の二酸化珪素領域と、
    前記第２の領域上に配置された第２の二酸化珪素領域と、
    前記第１の二酸化珪素領域および前記第２の二酸化珪素領域に接するゲート電極と、
    前記ゲート電極と電気的に接続され、かつ前記第２の二酸化珪素領域に対向した位置に配置されたゲートランナーとを備え、
    前記第２の二酸化珪素領域は、前記第１の二酸化珪素領域よりも厚く、
    前記第２の二酸化珪素領域の炭素濃度は、前記第１の二酸化珪素領域の炭素濃度よりも低い、炭化珪素半導体装置。
  13. 前記第２の二酸化珪素領域の厚みは前記第１の二酸化珪素領域の厚みの１．５倍以上５倍以下である、請求項１２に記載の炭化珪素半導体装置。
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015109421A (ja) * 2013-10-21 2015-06-11 パナソニックＩｐマネジメント株式会社 半導体装置及びその製造方法
JP2016154181A (ja) * 2015-02-20 2016-08-25 住友電気工業株式会社 炭化珪素半導体装置
US9812528B2 (en) 2015-03-16 2017-11-07 Kabushiki Kaisha Toshiba Semiconductor device
KR101875634B1 (ko) * 2016-10-27 2018-07-06 현대자동차 주식회사 반도체 소자 및 그 제조 방법
JP2020155704A (ja) * 2019-03-22 2020-09-24 三菱電機株式会社 半導体装置

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10553633B2 (en) * 2014-05-30 2020-02-04 Klaus Y.J. Hsu Phototransistor with body-strapped base
DE112016005768B4 (de) 2015-12-18 2023-03-16 Rohm Co., Ltd. Halbleiterbauteil
JP6844228B2 (ja) * 2016-12-02 2021-03-17 富士電機株式会社 半導体装置および半導体装置の製造方法
WO2018135147A1 (ja) * 2017-01-17 2018-07-26 富士電機株式会社 半導体装置および半導体装置の製造方法
JP6815285B2 (ja) * 2017-06-26 2021-01-20 株式会社東芝 半導体装置
US11342435B2 (en) 2017-12-14 2022-05-24 Shindengen Electric Manufacturing Co., Ltd. Wide-gap semiconductor device
US11538769B2 (en) * 2018-12-14 2022-12-27 General Electric Company High voltage semiconductor devices having improved electric field suppression

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11266014A (ja) * 1998-03-18 1999-09-28 Denso Corp 炭化珪素半導体装置及びその製造方法
JP2000277514A (ja) * 1999-03-24 2000-10-06 Mitsubishi Electric Corp 半導体装置の製造方法及び半導体装置
WO2010098294A1 (ja) * 2009-02-24 2010-09-02 三菱電機株式会社 炭化珪素半導体装置
WO2010119789A1 (ja) * 2009-04-13 2010-10-21 ローム株式会社 半導体装置および半導体装置の製造方法
WO2010125661A1 (ja) * 2009-04-30 2010-11-04 三菱電機株式会社 半導体装置及びその製造方法
JP2011129547A (ja) * 2009-12-15 2011-06-30 Mitsubishi Electric Corp 半導体装置およびその製造方法
WO2011125274A1 (ja) * 2010-04-06 2011-10-13 三菱電機株式会社 電力用半導体装置およびその製造方法

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4217149A (en) * 1976-09-08 1980-08-12 Sanyo Electric Co., Ltd. Method of manufacturing complementary insulated gate field effect semiconductor device by multiple implantations and diffusion
JP2615390B2 (ja) 1985-10-07 1997-05-28 工業技術院長 炭化シリコン電界効果トランジスタの製造方法
JPH01289165A (ja) 1988-05-17 1989-11-21 Fujitsu Ltd 半導体装置の製造方法
JPH10326837A (ja) * 1997-03-25 1998-12-08 Toshiba Corp 半導体集積回路装置の製造方法、半導体集積回路装置、半導体装置、及び、半導体装置の製造方法
US6048759A (en) * 1998-02-11 2000-04-11 Magepower Semiconductor Corporation Gate/drain capacitance reduction for double gate-oxide DMOS without degrading avalanche breakdown
JP3534056B2 (ja) * 2000-08-31 2004-06-07 日産自動車株式会社 炭化珪素半導体装置の製造方法
JP3664158B2 (ja) 2002-02-19 2005-06-22 日産自動車株式会社 炭化珪素半導体装置およびその製造方法
US8866255B2 (en) * 2008-03-12 2014-10-21 Infineon Technologies Austria Ag Semiconductor device with staggered oxide-filled trenches at edge region
CN102484069A (zh) * 2009-09-07 2012-05-30 罗姆股份有限公司 半导体装置及其制造方法
US8492836B2 (en) * 2009-10-14 2013-07-23 Mitsubishi Electric Corporation Power semiconductor device
JP5692227B2 (ja) * 2010-06-30 2015-04-01 三菱電機株式会社 電力用半導体装置
CA2780359A1 (en) * 2010-12-22 2012-06-22 Sumitomo Electric Industries, Ltd. Method of manufacturing silicon carbide semiconductor device
JP5677222B2 (ja) * 2011-07-25 2015-02-25 三菱電機株式会社 炭化珪素半導体装置

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11266014A (ja) * 1998-03-18 1999-09-28 Denso Corp 炭化珪素半導体装置及びその製造方法
JP2000277514A (ja) * 1999-03-24 2000-10-06 Mitsubishi Electric Corp 半導体装置の製造方法及び半導体装置
WO2010098294A1 (ja) * 2009-02-24 2010-09-02 三菱電機株式会社 炭化珪素半導体装置
WO2010119789A1 (ja) * 2009-04-13 2010-10-21 ローム株式会社 半導体装置および半導体装置の製造方法
WO2010125661A1 (ja) * 2009-04-30 2010-11-04 三菱電機株式会社 半導体装置及びその製造方法
JP2011129547A (ja) * 2009-12-15 2011-06-30 Mitsubishi Electric Corp 半導体装置およびその製造方法
WO2011125274A1 (ja) * 2010-04-06 2011-10-13 三菱電機株式会社 電力用半導体装置およびその製造方法

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015109421A (ja) * 2013-10-21 2015-06-11 パナソニックＩｐマネジメント株式会社 半導体装置及びその製造方法
US9269765B2 (en) 2013-10-21 2016-02-23 Panasonic Intellectual Property Management Co., Ltd. Semiconductor device having gate wire disposed on roughened field insulating film
JP2016154181A (ja) * 2015-02-20 2016-08-25 住友電気工業株式会社 炭化珪素半導体装置
US9812528B2 (en) 2015-03-16 2017-11-07 Kabushiki Kaisha Toshiba Semiconductor device
KR101875634B1 (ko) * 2016-10-27 2018-07-06 현대자동차 주식회사 반도체 소자 및 그 제조 방법
JP2020155704A (ja) * 2019-03-22 2020-09-24 三菱電機株式会社 半導体装置
JP7188210B2 (ja) 2019-03-22 2022-12-13 三菱電機株式会社 半導体装置

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