JPH11266014A - 炭化珪素半導体装置及びその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 炭化珪素を用いる場合においてもマスクのバ
ラツキを見込んだ間隔でガードリング構造を構成するこ
とができるようにする。 【解決手段】 セル領域のおけるＭＯＳＦＥＴのｐ⁺ 型
炭化珪素ベース領域３よりも、セル領域の外周部領域に
おけるｐ^- 型ウェル領域２１を高濃度で形成する。これ
により、ｐ^- 型ウェル領域２１の間隔を広げることがで
き、この拡がった間隔にマスクバラツキを見込むことが
できる。具体的には、ｐ⁺ 型炭化珪素ベース領域３とｐ
^- 型ウェル領域２１とを別マスクで形成する。このと
き、別マスクとすることによって発生するマスクずれを
考慮して接合用ｐ^- 型領域２０を、ｐ ⁺ 型炭化珪素ベー
ス領域３とｐ^- 型ウェル領域２１との間に配置する。こ
れにより、マスクずれしてもｐ^- 型ウェル領域２１がベ
ース領域３と重ならないようにできるため、ｐ^- 型ウェ
ル領域２１をフローティング状態に担保できる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、炭化珪素半導体装
置及びその製造方法に関し、特に絶縁ゲート型電界効果
トランジスタ、とりわけ大電力用の縦型パワーＭＯＳＦ
ＥＴに関するものである。

【０００２】

【従来の技術】パワーＭＯＳＦＥＴを形成したセル領域
における電界を偏りなく弱くするためのガードリング構
造が特開平８−１６７７１３号公報に示されている。こ
のガードリング構造を採用した半導体装置を図６に示
す。この図６に示される従来の半導体装置では、シリコ
ン（Ｓｉ）を用いた場合においてガードリング構造を採
用している。図６に示すように、ｎ^- 型エピタキシャル
層１０２の表層部には、ｐ型ベース領域１０３が形成さ
れており、このベース領域１０３の表層部にはｎ⁺ 型ソ
ース領域１０４が形成されている。そして、ｎ⁺ 型ソー
ス領域１０４及びｎ^- 型エピタキシャル層１０２の間に
おけるベース領域１０３の表層部をチャネル領域として
ドレイン電流のスイッチングを行うＭＯＳＦＥＴをユニ
ットセルとしている。

【０００３】このようなユニットセルが複数形成された
セル領域の外周部領域には、セル領域から所定間隔離間
してｐ型ウェル領域１０５が形成されている。このｐ型
ウェル領域１０５がガードリングである。このｐ型ウェ
ル層１０５は、セル領域を囲むように形成されており、
電界が偏りなくセル領域から外側へ延びるようにするこ
とで、電界集中を緩和して所定の耐圧を持たせる役割を
果たしている。このｐ型ウェル領域１０５は、ｐ型ベー
ス領域１０３と同一のマスクによって形成される。

【０００４】

【発明が解決しようとする課題】上記役割を果たすため
には、ガードリングとなるｐ型ウェル領域１０５の間隔
が１０〜２０μｍとなるように設計することが必要とさ
れる。この場合、ｐ型ウェル領域１０５の形成に使用す
るイオン注入マスクの開口部のバラツキ（エッチング量
のバラツキであり、最大約０．５μｍ程度発生する）
を、見込んでマスク寸法の設定を行えば、上記役割を果
たせるガードリング構造が実現できると考えられる。

【０００５】しかしながら、炭化珪素（ＳｉＣ）に上記
ガードリング構造を採用した場合において、所定の耐圧
を持たせようとした場合、ＴＭＡ社製シミュレーション
ソフトを用いて計算した結果、セル耐圧に比べて１００
Ｖ以上の耐圧マージンを得るためには、図７に示すよう
にｐ型ウェル領域１０５の間隔を１〜２μｍ以下で設計
しなければならないことが判った。

【０００６】つまり、炭化珪素を用いた半導体装置で
は、臨界電界強度がシリコンに比して１桁大きい特徴に
基づいて低オン抵抗化を図りたいという要望に応じて、
シリコンよりも不純物濃度を２桁高くしてドリフト層を
形成しており、逆バイアス電圧が印加された場合に空乏
層が延びなくなってしまうため、間隔を狭くしなければ
ならないのである。

【０００７】しかし、このように狭い間隔に上記エッチ
ング量のバラツキを見込むことができないため、耐圧が
大幅に変動してしまうことが判った。また、このような
狭い間隔でマスク寸法を設計することは困難であり、マ
スクそのものを安定に形成することができないという問
題も発生する。本発明は上記問題に鑑みてなされ、炭化
珪素を用いる場合においてもマスクのバラツキを見込ん
だ間隔でガードリング構造を構成することができる炭化
珪素半導体装置及びその製造方法を提供することを目的
とする。

【０００８】

【課題を解決するための手段】上記目的を達成するた
め、以下の技術的手段を採用する。請求項１乃至７に記
載の発明においては、セル形成領域の外周部においてセ
ル領域から所定間隔離間してセル領域を囲むように形成
された第２導電型のウェル領域（２１）を、ＦＥＴ内の
ベース領域（２）よりも高抵抗とすることを特徴として
いる。

【０００９】このように、ガードリング構造を構成する
ウェル領域をベース領域よりも低濃度のもので形成する
ようにすれば、ウェル領域に空乏層が伸び易くなりウェ
ル領域における耐圧が向上するため、ウェル領域の間隔
を広げることができる。このため、このような構造の炭
化珪素半導体装置とすることにより、エッチング量のバ
ラツキによってウェル領域を形成するときのマスクにバ
ラツキが生じたとしても、このバラツキを見込んだ間隔
でガードリング構造を構成することができる。

【００１０】また、請求項２に示すように、ウェル領域
とセル領域との間に接合用領域を形成することもでき
る。ただし、この接合用領域を高抵抗のもので形成した
場合、接合用領域を介して引き抜かれるべきキャリア
（正孔）が引き抜かれ難くなる。このため、セル領域の
うち最も外周に位置するものに電流集中してしまい、寄
生トランジスタが動作して素子を破壊してしまうという
問題が発生する場合がある。

【００１１】そこで、請求項３に記載の発明において
は、セル領域は、ＦＥＴと接合用領域（２０）の間にお
いて、半導体層の表層部に形成された第２導電型の引き
込み用領域（３ａ）を含む引き込み用セルを有し、引き
込み用領域がソース電極（１０）と電気的に接続されて
いることを特徴としている。このように、ＦＥＴと接合
用領域の間において、引き込み用セルを備えておくこと
により、半導体層に介在するキャリアをソース電極に引
き込むようにすることができる。これにより、寄生トラ
ンジスタを動作させることがなく、素子破壊を防止する
ことができる。

【００１２】請求項４に記載の発明においては、ウェル
領域それぞれの間、ウェル領域と接合用領域との間、及
び接合用領域と引き込み用領域との間における半導体層
の上部には、該半導体層よりも高抵抗な第１導電型の半
導体薄膜層（２５）が形成されていることを特徴として
いる。このように、ウェル領域それぞれの間、ウェル領
域と接合用領域との間、及び接合用領域と引き込み用領
域との間に高抵抗な第１導電型の半導体薄膜層を形成す
ると、この間における電界集中が緩和することができ
る。これにより、より偏りなく空乏層をセル領域の外側
に延ばすことができ、耐圧を向上させることができる。

【００１３】請求項５に記載の発明においては、ウェル
領域と接合用領域の抵抗が、ベース領域の３倍以上高く
なっていることを特徴としている。このように、ウェル
領域と接合用領域の抵抗値をベース領域の３倍以上高く
すると、ウェル領域や接合用領域でパンチスルー現象が
発生する前に、セル領域でアバランシェブレークダウン
させるようにすることができる。ウェル領域や接合用領
域でパンチスルー現象が発生してしまった場合には、セ
ル領域の最外周部分に電流集中が起きてしまうが、その
前にセル領域でアバランシェブレークダウンさせること
によって、セル領域全体に略均等に電流が流れるように
することができ、より耐圧を向上させることができる。

【００１４】請求項７に記載の発明においては、ベース
領域は、ウェル領域よりも接合深さが深く形成されたデ
ィープベース層（３０）を備えていることを特徴として
いる。このように、ディープベース層（３０）を備える
ことにより、このディープベース層でアバランシェブレ
ークダウンをより起こし易くすることができるため、ス
イッチングした場合に生じる誘導性負荷サージ耐量を向
上させることができる。

【００１５】請求項８に記載の発明においては、第１の
マスク（６１）を用いてイオン注入を行い、半導体層
（２）の表層部の所定領域に、所定深さを有する第２導
電型の複数個のベース領域（３）を形成し、第１のマス
クとは異なる第２のマスク（６３）を用いてイオン注入
を行い、ベース領域を囲むように、所定深さを有すると
共に該ベース領域よりも高抵抗な第２導電型のウェル領
域（２１）を少なくとも１つ形成することを特徴として
いる。

【００１６】このように、ベース領域とウェル領域とを
別のマスクで形成することによって、ベース領域を所望
の抵抗値にしておきつつウェル領域を高抵抗にすること
ができる。これにより、ウェル層と第１導電型の半導体
層で構成されるＰＮダイオードの逆耐圧を上げることと
なり、所定耐圧を維持したままウェル層の間隔を広げる
ことができ、マスクのバラツキを見込んでガードリング
構造を構成することができる。

【００１７】しかしながら、このように、ウェル領域と
ベース領域とを別々のマスクで形成する場合には、マス
クずれによってウェル領域とベース領域との形成位置関
係にズレが生じてしまう可能性がある。このため、ウェ
ル領域とベース領域との間隔が変動して、耐圧を変動さ
せるという問題が発生する場合がある。また、上記マス
クずれによってウェル領域とベース領域とが相互に近づ
く方向にズレてしまう場合がある。このズレが大きい
と、ウェル領域とベース領域とが重なって、ウェル領域
がベース領域と同電位（つまり接地状態）となってしま
う場合も発生しうる。このような場合には、ウェル領域
がフローティング状態でなくなってしまうため、ガード
リングとしての役割を果たさなくなってしまう。

【００１８】そこで、請求項９に記載の発明において
は、ウェル領域を形成する工程では、該ウェル領域とベ
ース領域との間において、ウェル領域から所定間隔離間
して配置される第２導電型の接合用領域（２０）を、ウ
ェル領域と同時に形成することを特徴としている。この
ように、ウェル領域から所定間隔離間して配置される接
合用領域を、ウェル領域と同時に形成すれば、これらの
間隔は一定となるため、耐圧を変動させないようにする
ことができる。また、セル領域とウェル領域との間にソ
ース電極と電的に接続される接合用領域を備えることに
よって、マスクずれが大きくなったとしても接合用領域
がベース領域と重なるだけであり、ウェル領域はベース
領域と重ならないため、ウェル領域のフローティング状
態を維持することができる。なお、接合用領域は、ベー
ス領域と重なったとしても、もともとソース電極に接触
するようにしているものであるため、特に問題はない。

【００１９】

【発明の実施の形態】以下、本発明を図に示す実施形態
について説明する。 （第１実施形態）本実施形態に示される縦型パワーＭＯ
ＳＦＥＴを図１に示す。この図に基づき縦型パワーＭＯ
ＳＦＥＴの説明を行う。

【００２０】縦型パワーＭＯＳＦＥＴは、ｎ⁺ 型炭化珪
素半導体基板１及びこの上に成長させたｎ^- 型炭化珪素
エピ層２を基板とし、この基板にセル領域及びこのセル
領域を囲む外周部領域を形成した構成となっている。セ
ル領域は、複数のＭＯＳＦＥＴで構成されている。本実
施形態では、ＭＯＳＦＥＴとして、プレーナ型ＭＯＳＦ
ＥＴを採用している。

【００２１】セル領域におけるｎ^- 型炭化珪素エピ層２
の表層部には、所定深さを有するｐ ⁺ 型炭化珪素ベース
領域３が複数離間して形成されている。このうち、セル
領域の最も外周に位置するｐ⁺ 型炭化珪素ベース領域３
ａ（以下、引き抜き用ベース領域３ａという）は、キャ
リア（正孔）引き抜き用のセルとして働くものであり、
それより内周側に位置するものはＭＯＳＦＥＴとして働
くものである。

【００２２】ｐ⁺ 型炭化珪素ベース領域３のうちＭＯＳ
ＦＥＴとして働くものには、表層部の所定領域に、該ベ
ース領域３よりも浅いｎ⁺ 型ソース領域４が形成されて
いる。ただし、引き抜き用ベース領域３ａにはｎ⁺ 型ソ
ース領域４は形成されていない。また、ｐ⁺ 型炭化珪素
ベース領域３の中央部には、ｎ⁺ 型ソース領域４と概ね
重ならない位置において部分的に深くされたディープベ
ース層３０を備えている。このディープベース層３０に
より、該ディープベース層３０の下のｎ^- 型炭化珪素エ
ピ層２を薄くして、ｐ⁺ 型炭化珪素ベース領域３とｎ⁺
型炭化珪素半導体基板１との距離が短くなるようにして
いる。

【００２３】このディープベース層３０によって、ディ
ープベース層３０の下のｎ^- 型炭化珪素エピ層２におけ
る電界強度を高くして、この部分でアバランシェブレー
クダウンし易くさせ、さらに上記位置にディープベース
層３０を形成することで寄生トランジスタを動作させに
くい経路でサージエネルギーが引き抜けるようにして、
Ｌ負荷耐量を十分に持たせられるようにしている。

【００２４】なお、このディープベース層３０は、後述
する接合用ｐ^- 型領域２０及びｐ^-型ウェル領域２１よ
りも接合深さが深く形成されており、このディープベー
ス層３０で優先的にアバランシェブレークダウンが起こ
るようになっている。さらに、複数のｎ⁺ 型ソース領域
４それぞれの間におけるｎ^- 型炭化珪素エピ層２および
ｐ⁺ 型炭化珪素ベース領域３の表面部にはｎ^- 型ＳｉＣ
層５が延設されている。つまり、ｐ⁺ 型炭化珪素ベース
領域３の表面部においてソース領域４とｎ^- 型炭化珪素
エピ層２とを繋ぐようにｎ^- 型ＳｉＣ層５が配置されて
いる。このｎ⁺ 型ＳｉＣ層５は、デバイスの動作時にデ
バイス表面においてチャネル形成層として機能する。以
下、このｎ^- 型ＳｉＣ層５を表面チャネル層という。

【００２５】表面チャネル層５のドーパント濃度は、１
×１０¹⁵ｃｍ^-3〜１×１０¹⁷ｃｍ^-3程度の低濃度となっ
ており、かつ、ｎ^- 型炭化珪素エピ層２及びｐ⁺ 型炭化
珪素ベース領域３のドーパント濃度以下となっている。
これにより、低オン抵抗化が図られている。表面チャネ
ル層５の上面およびｎ⁺ 型ソース領域４の上面にはゲー
ト絶縁膜（シリコン酸化膜）７が形成されている。さら
に、ゲート絶縁膜７の上にはポリシリコンからなるゲー
ト電極層８が形成されており、このゲート電極層８はＬ
ＴＯ（Ｌｏｗ Ｔｅｍｐｅｒａｔｕｒｅ Ｏｘｉｄｅ）
からなる絶縁膜９にて覆われている。その上にはソース
電極１０が形成され、ソース電極１０はｎ⁺ 型ソース領
域４およびｐ⁺ 型炭化珪素ベース領域３と接している。
また、ｎ⁺ 型炭化珪素半導体基板１の裏面には、ドレイ
ン電極１１が形成されている。

【００２６】一方、外周部領域は、ｎ^- 型炭化珪素エピ
層２の表層部においてセル領域を囲むように形成された
接合用ｐ^- 型層７と、ｎ^- 型炭化珪素エピ層２の表層部
において接合用ｐ^- 型層７を数周囲むように形成された
複数のｐ^- 型ウェル領域２１と、ｐ^- 型ウェル領域２１
のうち最も外周側と電気的に接続された電極２２とを備
えて構成されている。

【００２７】接合用ｐ^- 型領域２０は、引き抜き用ベー
ス領域３ａから外側に所定長さ有して延設されており、
図１とは別断面でソース電極と電気的に接続されてい
る。この接合用ｐ^- 型領域２０の上には、厚肉形成され
た絶縁膜２３を介してゲート電極層８が形成されてい
る。そして、このゲート電極層８が絶縁膜１８を介して
ゲート電極２４と電気的に接続されている。

【００２８】ｐ^- 型ウェル領域２１はガードリングを構
成するものであり、接合用ｐ^- 型領域２０から所定間隔
おきに複数個形成されている。このｐ^- 型ウェル領域２
１のそれぞれの間、及びｐ^- 型ウェル領域２１と接合用
ｐ^- 型領域２０との間、さらにｐ^- 型ウェル領域２１の
うち最も外周に位置するものからさらにセル領域の外側
（セル領域から離れる側）において、ｎ^- 型炭化珪素エ
ピ層２の上部には、ｎ ^- 型炭化珪素エピ層よりも不純物
濃度が低いｎ^--型薄膜層２５が形成されている。具体的
には、ｎ^--型薄膜層２５は１×１０¹⁶ｃｍ^-3、膜厚が
０．３μｍで構成されている。このｎ^--型薄膜層２５に
よって空乏層がよりセル領域の外側に向けて偏りなく延
びるようにできる。

【００２９】電極２２は、ｐ^- 型ウェル領域２１の最も
外周に位置するものからセル領域の外側に向かって延設
されており、フィールドプレートを構成する。このよう
に構成された縦型パワーＭＯＳＦＥＴにおいて、接合用
ｐ^- 型層２０及びｐ^- 型ウェル領域２１は、同じ深さ、
同じ不純物濃度で構成されており、ｐ ⁺ 型炭化珪素ベー
ス領域３よりも不純物濃度が薄く形成されている。具体
的には、ｐ⁺ 型炭化珪素ベース領域３が１×１０¹⁸ｃｍ
^-3、接合用ｐ^- 型領域２０及びｐ^- 型ウェル領域２１が
１×１０¹⁷〜３×１０¹⁷ｃｍ^-3の不純物濃度となってい
る。

【００３０】このようにガードリングを構成するｐ^- 型
ウェル領域２１を低濃度のもので構成しているため、ｐ
^- 型ウェル領域２１の間隔を広げても所定の耐圧を確保
することができる。具体的には、ｐ^- 型ウェル領域２１
の間隔を２〜３μｍという２μｍを超える広い間隔にす
ることができる。次に、上記構成を有する縦型パワーＭ
ＯＳＦＥＴの動作について説明する。

【００３１】本ＭＯＳＦＥＴはノーマリオフ型の蓄積モ
ードで動作するものであって、ゲート電極層８に電圧を
印加しない場合は、表面チャネル層５においてキャリア
は、ｐ⁺ 型炭化珪素ベース領域３と表面チャネル層５と
の間の静電ポテンシャルの差、及び表面チャネル層５と
ゲート電極層８との間の仕事関数の差により生じた電位
によって全域空乏化される。ゲート電極層８に電圧を印
加することにより、表面チャネル層５とゲート電極層８
との間の仕事関数の差と外部からの印加電圧の和により
生じる電位差を変化させる。このことにより、チャネル
の状態を制御することができる。

【００３２】つまり、ゲート電極層８の仕事関数を第１
の仕事関数とし、ｐ⁺ 型炭化珪素ベース領域３の仕事関
数を第２の仕事関数とし、表面チャネル層５の仕事関数
を第３の仕事関数としたとき、第１〜第３の仕事関数の
差を利用して、表面チャネル層５のｎ型のキャリアを空
乏化する様に第１〜第３の仕事関数と表面チャネル層５
の不純物濃度及び膜厚を設定することができる。

【００３３】また、オフ状態において、空乏領域は、ｐ
⁺ 型炭化珪素ベース領域３及びゲート電極層８により作
られた電界によって、表面チャネル層５内に形成され
る。この状態からゲート電極層８に対して正のバイアス
を供給すると、ゲート絶縁膜（ＳｉＯ₂ ）７と表面チャ
ネル層５との間の界面においてｎ⁺ 型ソース領域４から
ｎ^- 型炭化珪素エピ層２（ドリフト領域）方向へ延びる
チャネル領域が形成され、オン状態にスイッチングされ
る。このとき、電子は、ｎ⁺ 型ソース領域４から表面チ
ャネル層５を経由し表面チャネル層５からｎ^- 型炭化珪
素エピ層２に流れる。そして、ｎ^- 型炭化珪素エピ層２
（ドリフト領域）に達すると、電子は、ｎ ⁺ 型炭化珪素
半導体基板１（ｎ⁺ ドレイン）へ垂直に流れる。

【００３４】このようにゲート電極層８に正の電圧を印
加することにより、表面チャネル層５に蓄積型チャネル
を誘起させ、ソース電極１０とドレイン電極１１との間
にキャリアが流れる。また、上記縦型パワーＭＯＳＦＥ
Ｔの耐圧について説明する。図２（ａ）、（ｂ）に、外
周部領域における耐圧、接合用ｐ^- 型領域２０及びｐ^-
型ウェル領域２１の内部に拡がった空乏層が絶縁膜９、
２３に接して、パンチスルー現象を起こすときのドレイ
ン−ソース間電圧（ＶＤＳ）を測定した結果を示す。な
お、図２（ａ）は接合用ｐ^- 型領域２０及びｐ^- 型ウェ
ル領域２１の不純物濃度を１×１０¹⁷ｃｍ^-3にした場合
を示し、図２（ｂ）は接合用ｐ^- 型領域２０及びｐ^- 型
ウェル領域２１の不純物濃度を３×１０¹⁷ｃｍ^-3にした
場合を示している。また、図中の等電位線は、ドレイン
−ソース間電圧（ＶＤＳ）を１５分割したものである。

【００３５】図２（ａ）に示す場合では、ドレイン−ソ
ース間に７６７．５Ｖを印加したとき（ＶＤＳ＝７６
７．５）に、パンチスルー現象が発生していることが判
る。また、図２（ｂ）に示す場合では、ドレイン−ソー
ス間に７００．０Ｖを印加したとき（ＶＤＳ＝７００．
０）に、バンチスルー現象が発生していることが判る。
一方、図示しないがセル領域における耐圧をｐ⁺ 型炭化
珪素ベース領域３の不純物濃度が１×１０¹⁸ｃｍ^-3で計
算したところ６６０．０Ｖでアバランシェブレークダウ
ンが発生した。

【００３６】従って、図２（ａ）に示すように、接合用
ｐ^- 型領域２０及びｐ^- 型ウェル領域２１の不純物濃度
を３×１０¹⁷ｃｍ^-3にした場合には、セル領域よりも外
周部領域の耐圧の方が非常に大きくなるため、確実にセ
ル領域でアバランシェブレークダウンが起きるようにす
ることができる。また、図２（ｂ）に示すように、接合
用ｐ^- 型領域２０及びｐ^- 型ウェル領域２１の不純物濃
度を１×１０¹⁷ｃｍ^-3にした場合には、セル領域と外周
部領域の耐圧の差があまりないため、セル領域で確実に
アバランシェブレークダウンさせるためには、不純物濃
度を３×１０¹⁷ｃｍ^-3程度にすることが好ましい。

【００３７】耐圧は実際に接合用ｐ^- 型領域２０の基板
表面からの深さも関係するため、その深さとその不純物
濃度がセル領域でアバランシェブレークダウンするより
も先にパンチスルーを生じさせないような値になってい
るといえる。また、ドレイン電極１１に静電気が発生し
た時やＬ負荷のスイッチング時において、接合用ｐ^- 型
領域２０が低濃度で形成されているために、接合用ｐ^-
型領域２０の下部で発生した正孔が接合用ｐ^- 型領域２
０を通じて引き抜かれにくくなる。このため、セル領域
の末端で電流集中が発生し、寄生トランジスタを動作さ
せてしまい、素子破壊を起こすという可能性がある。し
かしながら、接合用ｐ ^- 型領域２０の近傍には、引き抜
き用ベース領域３ａが形成されているため、この引き抜
き用ベース領域３ａを通じて接合用ｐ^- 型領域２０の下
部で発生した正孔を引き抜くことができ、素子破壊を起
こさないようにすることができる。

【００３８】次に、図１に示される縦型パワーＭＯＳＦ
ＥＴの製造工程について、図３〜図５に基づいて説明す
る。 〔図３（ａ）に示す工程〕低抵抗のｎ⁺ 型炭化珪素半導
体基板１を用意し、このｎ⁺ 型炭化珪素半導体基板１上
に高抵抗のｎ^- 型炭化珪素半導体層２をエピタキシャル
成長させる。

【００３９】〔図３（ｂ）に示す工程〕マスク材６１を
用いて、ｎ^- 型炭化珪素半導体層２の表層部のうち、ユ
ニットセル形成予定領域にｐ型炭化珪素ベース領域３を
形成する。ここで、ｐ型炭化珪素ベース領域３を後に形
成するｐ^- 型ウェル領域２１や接合用ｐ^- 型領域２０と
同時に形成することも考えられるが、ユニットセルをノ
ーマリオフ型とするため、つまりｐ⁺ 型炭化珪素ベース
領域３から表面チャネル層５に空乏層が大きく延びるよ
うにするために、ｐ⁺ 型炭化珪素ベース領域３を高濃度
にすることが要求されるため、別々で形成するようにし
ている。

【００４０】〔図３（ｃ）に示す工程〕マスク材６２を
用いて、ｐ⁺ 型炭化珪素ベース領域３の中央部に、該ｐ
⁺ 型炭化珪素ベース領域３を部分的に深くするディープ
ベース層３０を形成する。このとき、ディープベース層
３０の接合深さが、後の工程で形成されるｐ^- 型ウェル
領域２１や接合用ｐ⁺ 型領域２０よりも深くなるように
している。

【００４１】〔図４（ａ）に示す工程〕ｐ⁺ 型炭化珪素
ベース領域３上を含むｎ^- 型炭化珪素半導体層２上にエ
ピタキシャル成長法によってｎ^--型薄膜層５０を形成す
る。このｎ^--型薄膜層５０がチャネル形成用の表面チャ
ネル層５を構成すると共に、各ｐ^- 型ウェル領域２１の
間の上に介在する熱酸化膜９の界面における電界強度を
低減する役割を果たすｎ ^--型薄膜層２５を構成する。

【００４２】〔図４（ｂ）に示す工程〕ｎ型不純物をイ
オン注入し、ｐ⁺ 型炭化珪素ベース領域３上の所定領域
にｎ⁺型ソース領域４と、外周部領域の所定領域にコン
タクト用のｎ⁺ 型層４０を形成する。さらに、ｐ型不純
物をイオン注入し、セル領域において、ｐ⁺ 型炭化珪素
ベース領域３とのコンタクトが取れるように、ｐ⁺ 型炭
化珪素ベース領域３上におけるｎ^--型薄膜層５０のう
ち、チャネル形成する部分以外（図中ではｎ⁺ 型ソース
層４の間）をｐ型に反転させる。 〔図４（ｃ）に示す工程〕マスク材６３を用いて、外周
部領域において、接合用ｐ^- 型領域２０を形成すると共
にこの接合用ｐ^- 型領域２０からユニットセル領域の外
側に向けてガードリンクとなるｐ^- 型ウェル領域２１を
複数個形成する。このとき、ｐ^- 型ウェル領域２１を不
純物濃度が低いもので形成しているため、各ｐ^- 型ウェ
ル領域２１の間隔を比較的広い２〜３μｍとすることが
できる。このため、マスクを開口させる時のエッチング
量のバラツキを考慮してｐ^- 型ウェル領域２１の間隔を
設定することができる。

【００４３】このとき、電流集中を防止して耐圧を向上
させるという理由より、先に形成されている引き抜き用
ベース領域３ａから非常に近い位置、具体的には引き抜
き用ベース領域３ａから１μｍ程度離れた位置に接合用
ｐ^- 型領域２０が形成されるように、マスク材のアライ
メントを設定している。ここで、本実施形態ではｐ^- 型
ウェル領域２１とセル領域との間に接合用ｐ^-型領域２
０を形成しているが、これらが形成してある理由につい
て説明する。

【００４４】上述したように、ｐ^- 型ウェル領域２１と
ｐ⁺ 型炭化珪素ベース領域３とは別のマスクを用いて形
成する。しかしながらマスクずれによってｐ^- 型ウェル
領域２１とｐ⁺ 型炭化珪素ベース領域３との形成位置が
ずれた場合には、これらの間隔を変動させ、耐圧を変動
させてしまう。このため、ｐ^- 型ウェル領域２１とｐ ⁺
型炭化珪素ベース領域３との間に接合用ｐ^- 型領域２０
を形成し、この接合用ｐ^- 型領域２０をｐ^- 型ウェル領
域２１と同一マスクで形成することにより、接合用ｐ^-
型領域２０とｐ^- 型ウェル領域２１との間隔が一定にな
るようにすることで耐圧が一定になるようにしている。

【００４５】このような理由で接合用ｐ^- 型領域２０を
形成している。しかしながら、接合用ｐ^- 型領域２０を
ウェル領域９と同時に形成しているため、低濃度のもの
となってしまい、Ｌ負荷（誘導性負荷）を駆動した場合
や静電気エネルギーがドレイン電極に印加された場合の
ように接合用ｐ^- 型領域２０の下部で発生した正孔が引
き抜きにくくなってしまう。このため、引き抜き用ベー
ス領域３ａを備えることによって、正孔が引き抜き易く
なるようにしている。

【００４６】また、ｐ^- 型ウェル領域２１及び接合用ｐ
^- 型領域２０をｐ⁺ 型炭化珪素ベース領域３とは別マス
クで形成するようにしているため、マスクずれ（アライ
メントずれ）によってこれらが相互に近づくように形成
される場合がある。このマスクずれが大きいと、接合用
ｐ^- 型領域２０と引き抜き用ベース領域３ａとが重なっ
て形成される場合がある。

【００４７】仮に、接合用ｐ^- 型領域２０を備えなかっ
たとすると、ｐ^- 型ウェル領域２１が引き抜き用ベース
領域３ａと重なって形成された場合、ｐ^- 型ウェル領域
２１が引き抜き用ベース領域３ａと同電位となり、フロ
ーティング状態ではなくなってしまうため、ガードリン
グとしての役割が果たせなくなる。しかしながら、接合
用ｐ^- 型領域２０を備えているため、マスクずれが大き
くなって接合用ｐ^- 型領域２０が引き抜き用ベース領域
３ａと重なったとしても、もともとソース電極１０と接
触させる接合用ｐ^- 型領域２０が引き抜き用ベース領域
３ａと重なるだけであるから特に問題にならずに、マス
クずれによる不都合を回避することができる。

【００４８】なお、接合用ｐ^- 型領域２０と引き抜き用
ベース領域３ａとが重なった場合には、この部分の不純
物濃度が増加することになるが、接合用ｐ^- 型領域２０
が低濃度であるため、耐圧変動にあまり影響を与えるこ
とはない。 〔図５（ａ）に示す工程〕フォトリソグラフィ工程を経
て、接合用ｐ^- 型領域２０上に所定膜厚の酸化膜（Ｓｉ
Ｏ₂ ）２３を形成する。

【００４９】〔図５（ｂ）に示す工程〕熱酸化によって
ウェハ全面に熱酸化膜７を形成する。この熱酸化膜７が
ゲート酸化膜を構成する。そして、ポリシリコン等を堆
積したのち、パターニングしてゲート電極層８を形成す
る。 〔図５（ｃ）に示す工程〕ゲート絶縁膜７上を含むウェ
ハ上に層間絶縁膜９を形成する。

【００５０】この後、層間絶縁膜９にコンタクトホール
を形成したのち、アルミ配線をパターニングし、ゲート
電極２４、ソース電極１０、及びフィールドプレートを
構成する電極２２を形成する。そして、ゲート電極２
４、ソース電極１０、及び電極２２上にパッシベーショ
ン膜１３を形成し、さらにｎ⁺ 型炭化珪素半導体基板１
の裏面側にドレイン電極１１を形成して、図１に示す縦
型パワーＭＯＳＦＥＴが完成する。

【００５１】（他の実施形態）上記実施形態では、接合
用ｐ^- 型領域２０や引き抜き用ベース領域３ａを形成し
ているが、これらをなくしてもかまわない。但し、上記
理由より、これらを設けるほうがより好ましいと言え
る。また、上記実施形態では、引き抜き用ベース領域３
ａに他のｐ⁺ 型炭化珪素ベース領域３に形成したｎ⁺ 型
ソース領域４と同様なものを形成していないが、少なく
とも引き抜き用ベース領域３ａのうちディープベース領
域３０よりもセル領域外側にｎ⁺ 型ソース領域４と同様
なものを形成しないようにすればよい。

【００５２】つまり、ドレイン電極１１に静電気が発生
した時やＬ負荷のスイッチング時に接合用ｐ^- 型領域２
０の下部に発生する正孔を引き抜き用ベース領域３ａで
引き抜くようにしているが、この引き抜き用ベース領域
３ａ、特にディープベース領域３０よりもセル領域外側
にソース領域４と同様のものが形成されていると、寄生
トランジスタが形成されるため、この寄生トランジスタ
を動作させてしまう可能性があるからである。

【図面の簡単な説明】

【図１】第１実施形態におけるプレーナ型パワーＭＯＳ
ＦＥＴを示す断面図である。

【図２】ｐ型層の不純物濃度を変化させた場合の耐圧計
算の結果を示す図である。

【図３】図１に示すプレーナ型パワーＭＯＳＦＥＴの製
造工程を示す図である。

【図４】図３に続くプレーナ型パワーＭＯＳＦＥＴの製
造工程を示す図である。

【図５】図４に続くプレーナ型パワーＭＯＳＦＥＴの製
造工程を示す図である。

【図６】従来におけるに出願した縦型パワーＭＯＳＦＥ
Ｔの構成を示す断面図である。

【図７】図６に示す縦型パワーＭＯＳＦＥＴにおける外
周構造を炭化珪素半導体に適用した場合のＦＬＲ（フィ
ールドリミッティングリング）の間隔と耐圧の計算結果
を示す図である。

【符号の説明】

１…ｎ⁺ 型炭化珪素半導体基板、２…ｎ^- 型炭化珪素エ
ピタキシャル層、３…ｐ⁺ 型炭化珪素ベース領域、４…
ｎ⁺ 型ソース領域、５…表面チャネル層（ｎ^- 型ＳｉＣ
層）、７…ゲート絶縁膜、８…ゲート電極、９…絶縁
膜、１０…ソース電極、１１…ドレイン電極、２０…接
合用ｐ^- 型領域、２１…ｐ^- 型ウェル領域、２２…電
極、２４…ゲート電極、２５…ｎ^--型薄膜層、３０…デ
ィープベース層。

Claims (10)

【特許請求の範囲】
1. 【請求項１】 炭化珪素よりなる第１導電型の低抵抗な
   半導体基板（１）と、 前記半導体基板の上に形成され該半導体基板よりも高抵
   抗な第１の半導体層（２）と、 前記第１の半導体層の表層部に形成された第２導電型の
   ベース領域（３）を含むと共に該ベース領域の上に設け
   られたゲート電極層（８）に電圧を印加することによっ
   て電流のスイッチング動作を行うＦＥＴをユニットセル
   とし、該ユニットセルを複数個有してなるセル領域と、 前記セル形成領域の外周部において該セル領域から所定
   間隔離間して該セル領域を囲むように形成された少なく
   とも１つの第２導電型のウェル領域（２１）と、 前記ウェル領域のうち最外周に位置するものの上に絶縁
   膜を介して配置されると共に該最外周のウェル領域と電
   気的に接続されており、該最外周のウェル領域よりも前
   記セル領域から離れる側に張り出して延設されたフィー
   ルドプレート（２２）と、 前記ゲート電極層と電気的に接続されたゲート電極（２
   ４）と、 前記ベース領域と電気的に接続されたソース電極（１
   ０）と、 前記半導体基板の裏面側と電気的に接続されたドレイン
   電極とを備え、 前記ウェル領域は、前記ベース領域よりも高抵抗となっ
   ていることを特徴とする炭化珪素半導体装置。
2. 【請求項２】 前記セル領域とウェル領域との間には、
   前記半導体層の表層部において前記セル領域を囲むよう
   に形成された第２導電型の接合用領域（２０）が形成さ
   れており、この接合用領域は前記ウェル領域と同等の抵
   抗値で形成されるとともに前記ベース領域と電気的に接
   続されていることを特徴としする請求項１に記載の炭化
   珪素半導体装置。
3. 【請求項３】 前記セル領域は、前記ＦＥＴと前記ウェ
   ル領域の間において、前記半導体層の表層部に形成され
   た第２導電型の引き込み用領域を含む引き込み用セル領
   域を有し、 前記引き込み用領域が前記ソース電極と電気的に接続さ
   れて、前記半導体層に介在するキャリアを前記ソース電
   極に引き込むようになっていることを特徴とする請求項
   ２に記載の炭化珪素半導体装置。
4. 【請求項４】 前記ウェル領域それぞれの間、前記ウェ
   ル領域と前記接合用領域との間、及び前記接合用領域と
   前記引き込み用領域との間における前記半導体層の上部
   には、該半導体層よりも高抵抗な半導体薄膜層（２５）
   が形成されていることを特徴とする請求項３に記載の炭
   化珪素半導体装置。
5. 【請求項５】 前記ウェル領域と前記接合用ウェル層の
   抵抗が、前記ベース領域の３倍以上高くなっていること
   を特徴とする請求項２乃至４のいずれか１つに記載の炭
   化珪素半導体層装置。
6. 【請求項６】 前記ドレイン電極と前記ソース電極間に
   逆バイアス電圧が印加されたときに、前記ウェル領域に
   延びた空乏層が該ウェル領域内で終端するように、該ウ
   ェル領域の抵抗値が設定されていることを特徴とする請
   求項１乃至５のいずれか１つに記載の炭化珪素半導体装
   置。
7. 【請求項７】 前記第ベース領域は、前記ウェル領域よ
   りも接合深さが深く形成されたディープベース層（３
   ０）を備えていることを特徴とする請求項１乃至６のい
   ずれか１つに記載の炭化珪素半導体装置。
8. 【請求項８】 炭化珪素よりなる第１導電型の半導体基
   板（１）の主表面上に該半導体基板よりも高抵抗な炭化
   珪素よりなる第１導電型の半導体層（２）を形成する工
   程と、 第１のマスクを用いてイオン注入を行い、前記半導体層
   の表層部の所定領域に、所定深さを有する第２導電型の
   複数個のベース領域（３）を形成する工程と、 前記ベース領域内の表層部の所定領域に、該ベース領域
   よりも接合深さの浅い第１導電型のソース領域（４）を
   形成する工程と、 前記第１のマスクとは異なる第２のマスクを用いてイオ
   ン注入を行い、前記ベース領域を囲むように、所定深さ
   を有すると共に該ベース領域よりも高抵抗な第２導電型
   のウェル領域（２１）を少なくとも１つ形成する工程
   と、 前記ソース領域と前記半導体層との間における前記ベー
   ス領域の上にゲート電極層（８）を形成する工程と、 前記ベース領域及び前記ソース領域に接するソース電極
   （１０）を形成する工程と、 前記ウェル層のうち最外周に位置するものから外側に電
   気的に接続されるフィールドプレート（２２）を、絶縁
   膜（７）を介して、該ウェル層の上から前記ベース領域
   から離れる側に延設する工程と、を備えていることを特
   徴とする炭化珪素半導体装置の製造方法。
9. 【請求項９】 前記ウェル領域を形成する工程では、該
   ウェル領域と前記ベース領域との間において、前記ウェ
   ル領域から所定間隔離間して配置される第２導電型の接
   合用領域を、前記ウェル領域と同時に形成することを特
   徴とする請求項８に記載の炭化珪素半導体装置の製造方
   法。
10. 【請求項１０】 前記接合用領域を前記ベース領域から
    所定間隔離間して形成することを特徴とする請求項９に
    記載の炭化珪素半導体装置の製造方法。