JP2016187002A - 半導体装置 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 96
- 230000005684 electric field Effects 0.000 claims description 42
- 239000012535 impurity Substances 0.000 claims description 39
- 239000000758 substrate Substances 0.000 abstract description 48
- 108010075750 P-Type Calcium Channels Proteins 0.000 abstract description 22
- 238000009413 insulation Methods 0.000 abstract 1
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 48
- 229910010271 silicon carbide Inorganic materials 0.000 description 48
- 239000010410 layer Substances 0.000 description 25
- 230000015556 catabolic process Effects 0.000 description 20
- 108091006146 Channels Proteins 0.000 description 19
- 238000002513 implantation Methods 0.000 description 9
- 238000005468 ion implantation Methods 0.000 description 9
- 230000015572 biosynthetic process Effects 0.000 description 8
- 239000011229 interlayer Substances 0.000 description 8
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 8
- 229920005591 polysilicon Polymers 0.000 description 8
- 230000000694 effects Effects 0.000 description 7
- 238000000034 method Methods 0.000 description 6
- 238000000137 annealing Methods 0.000 description 5
- 230000008569 process Effects 0.000 description 5
- 239000003990 capacitor Substances 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 238000004519 manufacturing process Methods 0.000 description 4
- 229910052782 aluminium Inorganic materials 0.000 description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 230000005669 field effect Effects 0.000 description 3
- 230000002040 relaxant effect Effects 0.000 description 3
- 239000012141 concentrate Substances 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 239000011159 matrix material Substances 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- 238000009751 slip forming Methods 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 230000000994 depressogenic effect Effects 0.000 description 1
- 229910003460 diamond Inorganic materials 0.000 description 1
- 239000010432 diamond Substances 0.000 description 1
- 238000002474 experimental method Methods 0.000 description 1
- 230000012447 hatching Effects 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 239000007769 metal material Substances 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 230000008685 targeting Effects 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
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- H01—ELECTRIC ELEMENTS
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
- H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
- H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
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- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
- H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
- H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
- H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
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- H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
- H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
- H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
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- H01L29/0653—Dielectric regions, e.g. SiO2 regions, air gaps adjoining the input or output region of a field-effect device, e.g. the source or drain region
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- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
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Abstract
【解決手段】SiC基板2と、所定のピッチP1で形成されたゲートトレンチと、ゲートトレンチの側面に順に沿うn+型ソース領域、p型チャネル領域およびn型ドレイン領域20と含むMISトランジスタと、ゲートフィンガー部4において、ゲートトレンチのピッチP1よりも狭いピッチP2で形成された複数のゲートフィンガートレンチ10と、ゲートトレンチおよびゲートフィンガートレンチ10にゲート絶縁膜23を介して埋め込まれたゲート電極22と、ゲートフィンガートレンチ10の少なくとも底部に形成された底部p型領域38と、複数のゲートフィンガートレンチ10を横切り、ゲート電極22に電気的に接続されたゲートフィンガー8とを含む、半導体装置1を提供する。
【選択図】図3
Description
この構成によれば、第2ゲートフィンガートレンチの深さを電界緩和領域の深さに算入することができるので、第2ゲートフィンガートレンチの底部から比較的浅く不純物領域を形成する程度で、第1ゲートフィンガートレンチの底部よりも深い電界緩和領域を容易に形成することができる。
本発明の一実施形態は、隣り合う前記第1ゲートフィンガートレンチの間の領域は、一方の前記第1ゲートフィンガートレンチから他方の前記第1ゲートフィンガートレンチまで前記半導体層の表面が連続する平坦領域を含み、前記半導体装置は、前記平坦領域において、前記第1ゲートフィンガートレンチの底部よりも浅く形成された第2導電型の表面部不純物領域をさらに含む。この場合、前記電界緩和領域は、前記表面部不純物領域に連なるように形成された領域を含んでいてもよいし、前記表面部不純物領域の下方に間隔を空けて形成された領域を含んでいてもよい。
本発明の一実施形態では、前記MISトランジスタは、前記チャネル領域に連なり、前記電界緩和領域よりも深く形成された第2導電型の領域をさらに含む。
本発明の一実施形態は、アクティブ部およびゲートフィンガー部を含む半導体層と、前記アクティブ部に形成されたMISトランジスタであって、所定のピッチP1で形成されたゲートトレンチと、前記ゲートトレンチの側面に順に沿う第1導電型のソース領域、第2導電型のチャネル領域および第1導電型のドレイン領域と含むMISトランジスタと、前記ゲートフィンガー部において、前記ゲートトレンチのピッチP1よりも狭いピッチP2で形成され、前記ゲートトレンチと一体的な複数のゲートフィンガートレンチと、前記ゲートトレンチおよび前記ゲートフィンガートレンチにゲート絶縁膜を介して埋め込まれたゲート電極と、前記ゲートフィンガートレンチの少なくとも底部に形成された第2導電型の底部不純物領域と、前記複数のゲートフィンガートレンチを横切り、前記ゲート電極に電気的に接続されたゲートフィンガーとを含む、半導体装置を提供する。
本発明の一実施形態では、前記MISトランジスタは、前記チャネル領域に連なり、前記底部不純物領域よりも深く形成された第2導電型の領域をさらに含む。
本発明の一実施形態では、前記底部不純物領域は、前記チャネル領域と電気的に接続されている。
この構成によれば、底部不純物領域の電位をチャネル領域の電位に維持することができる。
この構成によれば、ゲートのオン時に上部エッジにかかる電界を傾斜面内に分散させて、電界集中を緩和することができる。
本発明の一実施形態では、前記上部エッジは、前記半導体層の表面と前記トレンチの内面とを連ならせる円形面を含む。
本発明の一実施形態では、前記トレンチの底面上の前記ゲート絶縁膜は、前記トレンチの側面上の前記ゲート絶縁膜よりも厚い。
この構成によれば、トレンチの底面上のゲート絶縁膜を介して向かい合うゲート電極と半導体層とによって構成されるキャパシタの容量を低減することができる。その結果、ゲート全体としての容量(ゲート容量)を低減することができる。また、トレンチの底面上のゲート絶縁膜の耐圧を向上させることができるので、ゲートのオフ時におけるゲート絶縁膜の絶縁破壊を防止することもできる。
この構成によれば、半導体層の表面上のゲート絶縁膜を介して向かい合うゲート電極(オーバーラップ部)と半導体層とによって構成されるキャパシタの容量を低減することができる。その結果、ゲート全体としての容量(ゲート容量)を低減することができる。
この構成によれば、ゲートのオフ時に下部エッジにかかる電界を円形面内に分散させて、電界集中を緩和することができる。
図1(a)(b)は、本発明の一実施形態に係る半導体装置1の模式的な平面図である。図1(a)は全体図、図1(b)は内部拡大図をそれぞれ示す。
半導体装置1は、SiC(炭化シリコン)を用いたパワーMOSFET(Metal-Oxide-Semiconductor Field Effect Transistor)素子(個別素子)を含む。たとえば、図1の紙面における半導体装置1の上下方向の長さは1mm程度である。
ゲートフィンガートレンチ10は、ゲートフィンガー部4に形成されている。ゲートフィンガートレンチ10は、ゲートトレンチ9と一体的に形成されている。また、ゲートフィンガートレンチ10は、ゲートトレンチ9と同じ幅で形成されている。互いに同じ幅にすることによって、後述するゲート電極22を埋め込む際の埋込不良を防止することができる。
アクティブ部3は、ゲートトレンチ9によって、さらに多数の単位セル15に区画されている。アクティブ部3には、多数の単位セル15がマトリクス状(行列状)に規則的に配列されることとなる。各単位セル15の中央部にはソーストレンチ47が形成されている。ソーストレンチ47の底面には、その中央領域にp+型チャネルコンタクト領域16(たとえば、濃度1×1018cm−3〜5×1021cm−3)が形成され、p+型チャネルコンタクト領域16(ソーストレンチ47)を取り囲むようにn+型ソース領域17(たとえば、濃度1×1018cm−3〜5×1021cm−3)が形成されている。n+型ソース領域17は、各単位セル15の側面(ゲートトレンチ9の側面)およびソーストレンチ47の側面を形成している。
図2A、図2B、図2Cおよび図2Dは、それぞれ、半導体装置1の断面図(図1(b)のIIA−IIA線断面図、IIB−IIB線断面図、IIC−IIC線断面図およびIID−IID線断面図)である。
また、SiC基板2の表面21側には、ゲートトレンチ9およびゲートフィンガートレンチ10が形成されている。前述のように、アクティブ部3は、ゲートトレンチ9によって、さらに多数の単位セル15に区画されている。各単位セル15の上面には、n+型ソース領域17が形成され、その下部にp型チャネル領域19(たとえば、濃度1×1016cm−3〜1×1019cm−3)が形成されている。つまり、図2Aに示すように、ゲートトレンチ9は、n+型ソース領域17およびp型チャネル領域19を貫通してn型ドレイン領域20に達している。
ゲート電極22は、たとえば図1(b)に斜線ハッチングで示されるように、アクティブ部3においては、SiC基板2の表面21までゲートトレンチ9に埋め込まれている。これにより、ゲート電極22も格子状に形成されており、各単位セル15の上面はゲート電極22で覆われずに露出している。一方、ゲートフィンガー部4においては、ゲートフィンガートレンチ10の開口端からSiC基板2の表面21を覆うように形成されたオーバーラップ部24を有している。オーバーラップ部24は、ゲートフィンガー8に沿ってストライプ状のゲートフィンガートレンチ10を横切るように形成されている。
アクティブ部3において、ゲート電極22は、n+型ソース領域17とn型ドレイン領域20との間に跨っていて、p型チャネル領域19の表面(ゲートトレンチ9の側面)における反転層(チャネル)の形成を制御する。すなわち、この半導体装置1は、いわゆるトレンチゲート型構造のMOSFETを有している。
ゲート絶縁膜23の側面部25は、ゲートフィンガートレンチ10の上部エッジ32においてゲートフィンガートレンチ10の内方へ突出するように、当該側面部25の他の部分に比べて選択的に厚くなったオーバーハング部33を含む。このオーバーハング部33は、ゲートトレンチ9の上部エッジ(図示せず)に採用されてもよい。
半導体装置1を製造するには、たとえば、SiC基板2の表面21に選択的に不純物を注入し、アニール処理する(ステップS1)。これにより、p型チャネル領域19、n+型ソース領域17、p+型チャネルコンタクト領域16等の不純物領域が形成される。次に、所定パターンでSiC基板2を表面21からエッチングすることによって、SiC基板2に、ゲートトレンチ9、ゲートフィンガートレンチ10およびソーストレンチ47が同時に形成される(ステップS2)。
再び図4に戻って、ゲート絶縁膜23の形成後、ゲートトレンチ9およびゲートフィンガートレンチ10を埋め戻し、ゲートトレンチ9およびゲートフィンガートレンチ10全体が隠れるまでポリシリコンを堆積する(ステップS5)。そして、堆積したポリシリコンをパターニングすることによって、アクティブ部3においてはゲートトレンチ9外のポリシリコンを除去し、同時に、ゲートフィンガー部4においてはポリシリコンをオーバーラップ部24として残存させる。この際、ソーストレンチ47には、残ったポリシリコン材料からなる電極膜残渣50が形成される。
半導体装置1によれば、底部p型領域38が形成されているので、底部p型領域38とn型ドレイン領域20との接合(pn接合)によって生じる空乏層を、ゲートフィンガートレンチ10付近に発生させることができる。そして、この空乏層の存在によって、等電位面をゲート絶縁膜23から遠ざけることができる。その結果、ゲートフィンガートレンチ10の底部においてゲート絶縁膜23にかかる電界を緩和することができる。また、ゲートフィンガー部4の底部p型領域38を、アクティブ部3のp型領域28と同一の工程で形成することができるので、半導体装置1の製造工程を簡略化することもできる。
しかも、ゲートフィンガー部4の電界緩和のための構造が、ゲートフィンガートレンチ10の底部に形成された底部p型領域38であるため、ゲートフィンガートレンチ10の底部から比較的浅くp型不純物領域を形成する程度で、ゲートフィンガートレンチ10の底部よりも深い電界緩和領域を容易に形成することができる。
図7に示すように、半導体装置1は、第1ゲートフィンガートレンチ11の間に、第2ゲートフィンガートレンチ12を有していなくてもよい。この場合、隣り合う第1ゲートフィンガートレンチ11の間の領域が平坦領域37として形成され、p型領域36が当該平坦領域37の全体に亘って形成されている。図7では、ゲートフィンガー部4の電界緩和のための構造は、p型突出領域41として形成されている。p型突出領域41は、p型領域36に連なっており、p型領域36から選択的に下方に突出している。突出位置は、たとえば、前述の第2ゲートフィンガートレンチ12の形成位置である。p型突出領域41は、第1ゲートフィンガートレンチ11の底部p型領域38と同じ深さd2で形成されていてもよい。また、p型突出領域41は、第2ゲートフィンガートレンチ12と同様に第1ゲートフィンガートレンチ11に対して平行なストライプ状であってもよいし、第1ゲートフィンガートレンチ11の長手方向に沿って選択的に突出する形状であってもよい。なお、p型突出領域41は、p型領域28を形成するためのイオン注入・アニール工程によって形成すればよい。
たとえば、p型の不純物領域をSiC基板2にイオン注入によって形成される場合、その深さは、注入エネルギによって制御される。注入エネルギが大きければ大きいほど、SiC基板2の表面21から、より深い位置にp型の不純物領域を形成することができる。注入エネルギは、狙いの深さ位置に応じて決定されるものであるから、注入の前段階でマスクの位置ずれが生じると、狙った深さ位置に不純物領域を形成できないことがある。たとえば、前述のように、ゲートフィンガートレンチ10の底部p型領域38を形成するときのエネルギ条件は、イオンの注入面(ゲートフィンガートレンチ10の底面)を基準面として、そこからの深さに応じて決定される。しかしながら、マスクがゲートフィンガートレンチ10に対して横にずれると、深さの基準面がSiC基板2の表面21(ゲートフィンガートレンチ10の開口端)にまで上がってしまい、狙った位置よりも浅い位置にしか不純物領域が形成されないおそれがある。しかしながら、この構成によれば、p型突出領域41が平坦領域37に形成されるため、たとえマスクの位置ずれが生じても、イオン注入の基準面の高さ位置がほとんど変わらない。よって、上記の効果を得ることができる。
図11に示すように、半導体装置1は、第1ゲートフィンガートレンチ11に対して平行な第2ゲートフィンガートレンチ12に代えて、第1ゲートフィンガートレンチ11に交差する方向に延びる第2ゲートフィンガートレンチ45を有していてもよい。第2ゲートフィンガートレンチ45は、第1ゲートフィンガートレンチ11の長手方向に間隔を空けて複数本形成されていてもよい。これにより、ゲートフィンガートレンチ10が全体として、一方向に延びる第1ゲートフィンガートレンチ11とそれに交差する他方向に延びる第2ゲートフィンガートレンチ45とによって、格子状に形成されていてもよい。そして、第2ゲートフィンガートレンチ45にも、第1ゲートフィンがトレンチ11と同様に(図3参照)、底部p型領域38を形成すればよい。これにより、第2ゲートフィンガートレンチ45に沿う領域では、図12に示すように、一方の第1ゲートフィンガートレンチ11から他方の第1ゲートフィンガートレンチ11まで、第1ゲートフィンガートレンチ11よりも深いp型の不純物領域を連続して形成することができる。
また、半導体装置1は、図14に示すように、ソーストレンチ47に代えて、ソーストレンチ48を備えていてもよい。ソーストレンチ48は、平面視において、外周辺および内周辺の両辺によって区画された形状である(図14の左側の図)。この場合、その深さ方向にSiC基板2を切断したときに現れる切断面においては、A−A線断面で示すように、ソーストレンチ48が2つ現れる(ソーストレンチの第2パターン)。具体的には、図14の左側の図に示すように、平面視(正)四角環状であってもよいし、(正)六角環状、円環状等であってもよい。これにより、ソーストレンチ48の内方領域には、ソーストレンチ48の内周辺によって区画された凸部51(メサ部)が形成されている。また、ソーストレンチ48は、ゲートトレンチ9と同じ深さおよび幅を有している。
たとえば、前述の半導体装置1の各半導体部分の導電型を反転した構成が採用されてもよい。たとえば、半導体装置1において、p型の部分がn型であり、n型の部分がp型であってもよい。
また、オーバーラップ部24は、ゲートフィンガー部4に限らず、アクティブ部3に形成されていてもよい。たとえば、各単位セル15の上面が隠れない程度にゲートトレンチ9の開口端の周囲のみを覆うことによって、アクティブ部3にもオーバーラップ部24を形成してもよい。この場合、ゲートトレンチ9にもオーバーハング部33を形成しておけば、前述と同様の耐圧向上効果を得ることができる。すなわち、ゲートフィンガー8の直下の構造は、本発明のオーバーハング部33による耐圧向上の効果を示す一例に過ぎず、同様の効果を得ることができる構造であれば、ゲートフィンガー部だけに限らない。
2 SiC基板
3 アクティブ部
4 ゲートフィンガー部
8 ゲートフィンガー
9 ゲートトレンチ
10 ゲートフィンガートレンチ
11 第1ゲートフィンガートレンチ
12 第2ゲートフィンガートレンチ
17 n+型ソース領域
19 p型チャネル領域
20 n型ドレイン領域
22 ゲート電極
23 ゲート絶縁膜
24 オーバーラップ部
25 (ゲート絶縁膜の)側面部
26 (ゲート絶縁膜の)底面部
27 (ゲート絶縁膜の)表面部
28 p型領域
32 上部エッジ
33 オーバーハング部
34 傾斜面
35 円形面
36 p型領域
37 平坦領域
38 底部p型領域
39 円形面
41 p型突出領域
42 p型フローティング領域
43 p型領域
45 第2ゲートフィンガートレンチ
46 p型ピラー層
Claims (17)
- アクティブ部およびゲートフィンガー部を含む半導体層と、
前記アクティブ部に形成されたMISトランジスタであって、ゲートトレンチと、前記ゲートトレンチの側面に順に沿う第1導電型のソース領域、第2導電型のチャネル領域および第1導電型のドレイン領域と含むMISトランジスタと、
前記ゲートフィンガー部において前記ゲートトレンチの延長部で構成された複数の第1ゲートフィンガートレンチと、
前記ゲートトレンチおよび前記第1ゲートフィンガートレンチにゲート絶縁膜を介して埋め込まれたゲート電極と、
前記第1ゲートフィンガートレンチの少なくとも底部に形成された第2導電型の第1底部不純物領域と、
前記複数の第1ゲートフィンガートレンチを横切り、前記ゲート電極に電気的に接続されたゲートフィンガーと、
隣り合う前記第1ゲートフィンガートレンチの間において、前記第1ゲートフィンガートレンチの底部よりも深く形成された第2導電型の電界緩和領域とを含む、半導体装置。 - 隣り合う前記第1ゲートフィンガートレンチの間に形成され、前記ゲートトレンチと一体的な第2ゲートフィンガートレンチをさらに含み、
前記電界緩和領域は、前記第2ゲートフィンガートレンチの少なくとも底部に形成された第2底部不純物領域を含む、請求項1に記載の半導体装置。 - 前記第2ゲートフィンガートレンチは、前記第1ゲートフィンガートレンチに沿って延びている、請求項2に記載の半導体装置。
- 前記第2ゲートフィンガートレンチは、前記第1ゲートフィンガートレンチに交差する方向に延びている、請求項2に記載の半導体装置。
- 隣り合う前記第1ゲートフィンガートレンチの間の領域は、一方の前記第1ゲートフィンガートレンチから他方の前記第1ゲートフィンガートレンチまで前記半導体層の表面が連続する平坦領域を含み、
前記平坦領域において、前記第1ゲートフィンガートレンチの底部よりも浅く形成された第2導電型の表面部不純物領域をさらに含み、
前記電界緩和領域は、前記表面部不純物領域に連なるように形成された領域を含む、請求項1に記載の半導体装置。 - 隣り合う前記第1ゲートフィンガートレンチの間の領域は、一方の前記第1ゲートフィンガートレンチから他方の前記第1ゲートフィンガートレンチまで前記半導体層の表面が連続する平坦領域を含み、
前記平坦領域において、前記第1ゲートフィンガートレンチの底部よりも浅く形成された第2導電型の表面部不純物領域をさらに含み、
前記電界緩和領域は、前記表面部不純物領域の下方に間隔を空けて形成された領域を含む、請求項1に記載の半導体装置。 - 前記MISトランジスタは、前記チャネル領域に連なり、前記電界緩和領域よりも深く形成された第2導電型の領域をさらに含む、請求項1〜6のいずれか一項に記載の半導体装置。
- アクティブ部およびゲートフィンガー部を含む半導体層と、
前記アクティブ部に形成されたMISトランジスタであって、所定のピッチP1で形成されたゲートトレンチと、前記ゲートトレンチの側面に順に沿う第1導電型のソース領域、第2導電型のチャネル領域および第1導電型のドレイン領域と含むMISトランジスタと、
前記ゲートフィンガー部において、前記ゲートトレンチのピッチP1よりも狭いピッチP2で形成され、前記ゲートトレンチと一体的な複数のゲートフィンガートレンチと、
前記ゲートトレンチおよび前記ゲートフィンガートレンチにゲート絶縁膜を介して埋め込まれたゲート電極と、
前記ゲートフィンガートレンチの少なくとも底部に形成された第2導電型の底部不純物領域と、
前記複数のゲートフィンガートレンチを横切り、前記ゲート電極に電気的に接続されたゲートフィンガーとを含む、半導体装置。 - 前記ゲートトレンチが格子状に形成されており、
前記ゲートフィンガートレンチは、前記ゲートトレンチの延長部で構成され、前記ゲートトレンチの格子ピッチで配列された複数の第1ゲートフィンガートレンチと、隣り合う前記第1ゲートフィンガートレンチの間に形成された第2ゲートフィンガートレンチとを含む、請求項8に記載の半導体装置。 - 前記MISトランジスタは、前記チャネル領域に連なり、前記底部不純物領域よりも深く形成された第2導電型の領域をさらに含む、請求項8または9に記載の半導体装置。
- 前記底部不純物領域は、前記チャネル領域と電気的に接続されている、請求項8〜10のいずれか一項に記載の半導体装置。
- 前記ゲート電極は、当該ゲート電極が埋め込まれたトレンチの上部エッジにおいて前記半導体層の表面に重なるオーバーラップ部を有し、
前記ゲート絶縁膜は、前記上部エッジにおいて前記トレンチの内方へ突出するオーバーハング部を含む、請求項1〜11のいずれか一項に記載の半導体装置。 - 前記上部エッジは、前記半導体層の表面と前記トレンチの内面とを連ならせる傾斜面を含む、請求項12に記載の半導体装置。
- 前記上部エッジは、前記半導体層の表面と前記トレンチの内面とを連ならせる円形面を含む、請求項12または13に記載の半導体装置。
- 前記トレンチの底面上の前記ゲート絶縁膜は、前記トレンチの側面上の前記ゲート絶縁膜よりも厚い、請求項12〜14のいずれか一項に記載の半導体装置。
- 前記ゲート絶縁膜は、前記半導体層の表面に、前記トレンチの側面上の前記ゲート絶縁膜よりも厚い部分をさらに含む、請求項12〜15のいずれか一項に記載の半導体装置。
- 前記トレンチの下部エッジは、前記トレンチの側面と底面とを連ならせる円形面を含む、請求項12〜16のいずれか一項に記載の半導体装置。
Priority Applications (12)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2015066694A JP6600475B2 (ja) | 2015-03-27 | 2015-03-27 | 半導体装置 |
US15/561,800 US10431677B2 (en) | 2015-03-27 | 2016-02-08 | Semiconductor device |
CN201680019148.7A CN107431094B (zh) | 2015-03-27 | 2016-02-08 | 半导体装置 |
EP16771899.8A EP3276671B1 (en) | 2015-03-27 | 2016-02-08 | Semiconductor device |
CN202110489242.1A CN113299755B (zh) | 2015-03-27 | 2016-02-08 | 半导体装置 |
PCT/JP2016/053701 WO2016158015A1 (ja) | 2015-03-27 | 2016-02-08 | 半導体装置 |
EP21158267.1A EP3848976A1 (en) | 2015-03-27 | 2016-02-08 | Semiconductor device |
EP23210247.5A EP4300589A3 (en) | 2015-03-27 | 2016-02-08 | Semiconductor device |
CN202410247927.9A CN118099190A (zh) | 2015-03-27 | 2016-02-08 | 半导体装置 |
US16/547,007 US11004968B2 (en) | 2015-03-27 | 2019-08-21 | Semiconductor device |
US17/229,415 US11888058B2 (en) | 2015-03-27 | 2021-04-13 | Semiconductor device |
US18/537,822 US20240105836A1 (en) | 2015-03-27 | 2023-12-13 | Semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2015066694A JP6600475B2 (ja) | 2015-03-27 | 2015-03-27 | 半導体装置 |
Related Child Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2019184663A Division JP6876767B2 (ja) | 2019-10-07 | 2019-10-07 | 半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2016187002A true JP2016187002A (ja) | 2016-10-27 |
JP6600475B2 JP6600475B2 (ja) | 2019-10-30 |
Family
ID=57004976
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2015066694A Active JP6600475B2 (ja) | 2015-03-27 | 2015-03-27 | 半導体装置 |
Country Status (5)
Country | Link |
---|---|
US (4) | US10431677B2 (ja) |
EP (3) | EP3848976A1 (ja) |
JP (1) | JP6600475B2 (ja) |
CN (3) | CN107431094B (ja) |
WO (1) | WO2016158015A1 (ja) |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2021027139A (ja) * | 2019-08-02 | 2021-02-22 | 株式会社東芝 | 半導体装置、インバータ回路、駆動装置、車両、及び、昇降機 |
CN114512403A (zh) * | 2020-11-16 | 2022-05-17 | 苏州东微半导体股份有限公司 | 半导体器件的制造方法 |
JP2023504953A (ja) * | 2020-11-16 | 2023-02-08 | 蘇州東微半導体股▲ふん▼有限公司 | 炭化シリコンデバイス |
WO2023189053A1 (ja) * | 2022-03-31 | 2023-10-05 | ローム株式会社 | 半導体装置 |
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Publication number | Priority date | Publication date | Assignee | Title |
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- 2016-02-08 EP EP21158267.1A patent/EP3848976A1/en active Pending
- 2016-02-08 WO PCT/JP2016/053701 patent/WO2016158015A1/ja active Application Filing
- 2016-02-08 EP EP16771899.8A patent/EP3276671B1/en active Active
- 2016-02-08 CN CN201680019148.7A patent/CN107431094B/zh active Active
- 2016-02-08 EP EP23210247.5A patent/EP4300589A3/en active Pending
- 2016-02-08 CN CN202110489242.1A patent/CN113299755B/zh active Active
- 2016-02-08 CN CN202410247927.9A patent/CN118099190A/zh active Pending
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WO2016158015A1 (ja) | 2016-10-06 |
CN107431094B (zh) | 2021-05-07 |
US10431677B2 (en) | 2019-10-01 |
US20240105836A1 (en) | 2024-03-28 |
CN118099190A (zh) | 2024-05-28 |
CN107431094A (zh) | 2017-12-01 |
US11888058B2 (en) | 2024-01-30 |
CN113299755A (zh) | 2021-08-24 |
EP3276671A4 (en) | 2018-11-14 |
EP3276671B1 (en) | 2021-04-07 |
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US20190378922A1 (en) | 2019-12-12 |
EP4300589A2 (en) | 2024-01-03 |
EP3276671A1 (en) | 2018-01-31 |
EP3848976A1 (en) | 2021-07-14 |
US20210234040A1 (en) | 2021-07-29 |
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Legal Events
Date | Code | Title | Description |
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A621 | Written request for application examination |
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A131 | Notification of reasons for refusal |
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