JP2021027139A - 半導体装置、インバータ回路、駆動装置、車両、及び、昇降機 - Google Patents

半導体装置、インバータ回路、駆動装置、車両、及び、昇降機 Download PDF

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Abstract

【課題】オン抵抗の低減が可能な半導体装置を提供する。【解決手段】実施形態の半導体装置は、第１の面と第２の面とを有し、第１の面の側に位置し、第１の領域と第２の領域とを有するトレンチと、ｎ型の第１の炭化珪素領域と、第１の炭化珪素領域と第１の面との間に位置するｐ型の第２の炭化珪素領域と、第２の炭化珪素領域と第１の面との間に位置するｎ型の第３の炭化珪素領域と、第２の領域と第１の炭化珪素領域との間に位置し、第２の炭化珪素領域よりもｐ型不純物濃度の高いｐ型の第４の炭化珪素領域と、を有する炭化珪素層と、第１の領域の中に位置するゲート電極と、ゲート電極と炭化珪素層との間に位置するゲート絶縁層と、炭化珪素層の第１の面の側に位置し、一部が第２の領域の中に位置し、一部が第３の炭化珪素領域及び第４の炭化珪素領域と接する第１の電極と、炭化珪素層の第２の面の側に位置する第２の電極と、を備える。【選択図】図１

Description

本発明の実施形態は、半導体装置、インバータ回路、駆動装置、車両、及び、昇降機に関する。
次世代の半導体デバイス用の材料として炭化珪素（ＳｉＣ）が期待されている。炭化珪素はシリコンと比較して、バンドギャップが約３倍、破壊電界強度が約１０倍、熱伝導率が約３倍と優れた物性を有する。この物性を活用すれば低損失かつ高温動作可能な半導体デバイスを実現することができる。
縦型のＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）において、低いオン抵抗を実現するために、トレンチの中にゲート電極を設けるトレンチゲート構造が適用される。トレンチゲート構造を適用することで、単位面積あたりのチャネル面積が増加し、オン抵抗が低減される。
特許第６０９０８０５号公報
本発明が解決しようとする課題は、オン抵抗の低減が可能な半導体装置を提供することにある。
実施形態の半導体装置は、第１の方向及び前記第１の方向に交差する第２の方向に平行な第１の面と、前記第１の方向及び前記第２の方向に平行で前記第１の面に対向する第２の面と、を有する炭化珪素層であって、前記第１の面の側に位置し、第１の領域と第２の領域とを有するトレンチと、ｎ型の第１の炭化珪素領域と、前記第１の炭化珪素領域と前記第１の面との間に位置するｐ型の第２の炭化珪素領域と、前記第２の炭化珪素領域と前記第１の面との間に位置するｎ型の第３の炭化珪素領域と、前記第２の領域と前記第１の炭化珪素領域との間に位置し、前記第２の炭化珪素領域よりもｐ型不純物濃度の高いｐ型の第４の炭化珪素領域と、を有する炭化珪素層と、前記第１の領域の中に位置するゲート電極と、前記ゲート電極と前記炭化珪素層との間に位置するゲート絶縁層と、前記炭化珪素層の前記第１の面の側に位置し、一部が前記第２の領域の中に位置し、前記一部が前記第３の炭化珪素領域及び前記第４の炭化珪素領域と接する第１の電極と、前記炭化珪素層の前記第２の面の側に位置する第２の電極と、を備える。
第１の実施形態の半導体装置の模式平面図。 第１の実施形態の半導体装置の模式断面図。 第１の実施形態の半導体装置の模式平面図。 第１の実施形態の半導体装置の模式断面図。 第１の実施形態の半導体装置の製造方法の一例を示す模式断面図。 第１の実施形態の半導体装置の製造方法の一例を示す模式断面図。 第１の実施形態の半導体装置の製造方法の一例を示す模式断面図。 第１の実施形態の半導体装置の製造方法の一例を示す模式断面図。 第１の実施形態の半導体装置の製造方法の一例を示す模式断面図。 第１の実施形態の半導体装置の製造方法の一例を示す模式断面図。 第１の実施形態の半導体装置の製造方法の一例を示す模式断面図。 第２の実施形態の半導体装置の模式断面図。 第２の実施形態の半導体装置の模式断面図。 第３の実施形態の半導体装置の模式平面図。 第３の実施形態の半導体装置の模式断面図。 第３の実施形態の半導体装置の模式平面図。 第３の実施形態の半導体装置の模式断面図。 第４の実施形態の半導体装置の模式平面図。 第４の実施形態の半導体装置の模式断面図。 第４の実施形態の半導体装置の模式平面図。 第４の実施形態の半導体装置の模式断面図。 第５の実施形態の半導体装置の模式平面図。 第５の実施形態の半導体装置の模式断面図。 第５の実施形態の半導体装置の模式平面図。 第５の実施形態の半導体装置の模式断面図。 第６の実施形態の駆動装置の模式図。 第７の実施形態の車両の模式図。 第８の実施形態の車両の模式図。 第９の実施形態の昇降機の模式図。
以下、図面を参照しつつ本発明の実施形態を説明する。なお、以下の説明では、同一又は類似の部材等には同一の符号を付し、一度説明した部材等については適宜その説明を省略する。
また、以下の説明において、ｎ＋、ｎ、ｎ−及び、ｐ＋、ｐ、ｐ−の表記を用いる場合、これらの表記は、各導電型における不純物濃度の相対的な高低を表す。すなわちｎ＋はｎよりもｎ型の不純物濃度が相対的に高く、ｎ−はｎよりもｎ型の不純物濃度が相対的に低いことを示す。また、ｐ＋はｐよりもｐ型の不純物濃度が相対的に高く、ｐ−はｐよりもｐ型の不純物濃度が相対的に低いことを示す。なお、ｎ＋型、ｎ−型を単にｎ型、ｐ＋型、ｐ−型を単にｐ型と記載する場合もある。
不純物濃度は、例えば、ＳＩＭＳ（Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）により測定することが可能である。また、不純物濃度の相対的な高低は、例えば、ＳＣＭ（Ｓｃａｎｎｉｎｇ Ｃａｐａｃｉｔａｎｃｅ Ｍｉｃｒｏｓｃｏｐｙ）で求められるキャリア濃度の高低から判断することも可能である。また、不純物領域の幅や深さ等の距離は、例えば、ＳＩＭＳで求めることが可能である。また。不純物領域の幅や深さ等の距離は、例えば、ＳＣＭ像から求めることが可能である。
トレンチの深さ、絶縁層の厚さ等は、例えば、ＳＩＭＳやＴＥＭ（Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）の画像上で計測することが可能である。
なお、本明細書中でｐ型の炭化珪素領域の「ｐ型不純物濃度」とは、当該領域のｐ型不純物濃度から当該領域のｎ型不純物濃度を引いた正味（ｎｅｔ）のｐ型不純物濃度を意味する。また、ｎ型の炭化珪素領域の「ｎ型不純物濃度」とは、当該領域のｎ型不純物濃度から当該領域のｐ型不純物濃度を引いた正味（ｎｅｔ）のｎ型不純物濃度を意味する。
また、本明明細書中、炭化珪素領域の不純物濃度とは、当該領域の最大不純物濃度で代表させるものとする。
（第１の実施形態）
第１の実施形態の半導体装置は、第１の方向及び第１の方向に交差する第２の方向に平行な第１の面と、第１の方向及び第２の方向に平行で第１の面に対向する第２の面と、を有する炭化珪素層であって、第１の面の側に位置し、第１の領域と第２の領域とを有するトレンチと、ｎ型の第１の炭化珪素領域と、第１の炭化珪素領域と第１の面との間に位置するｐ型の第２の炭化珪素領域と、第２の炭化珪素領域と第１の面との間に位置するｎ型の第３の炭化珪素領域と、第２の領域と第１の炭化珪素領域との間に位置し、第２の炭化珪素領域よりもｐ型不純物濃度の高いｐ型の第４の炭化珪素領域と、を有する炭化珪素層と、第１の領域の中に位置するゲート電極と、ゲート電極と炭化珪素層との間に位置するゲート絶縁層と、炭化珪素層の第１の面の側に位置し、一部が第２の領域の中に位置し、一部が第３の炭化珪素領域及び第４の炭化珪素領域と接する第１の電極と、炭化珪素層の第２の面の側に位置する第２の電極と、を備える。
第１の実施形態の半導体装置は、炭化珪素を用いた縦型ＭＯＳＦＥＴ１００である。ＭＯＳＦＥＴ１００は、トレンチの中にゲート電極を設けるトレンチゲート構造のＭＯＳＦＥＴである。また、ＭＯＳＦＥＴ１００は、トレンチの中にソース電極を設ける、いわゆるダブルトレンチ構造のＭＯＳＦＥＴである。また、ＭＯＳＦＥＴ１００は、電子をキャリアとするｎチャネル型のＭＯＳＦＥＴである。
図１は、第１の実施形態の半導体装置の模式平面図である。図１は、第１の実施形態の半導体装置のトレンチのパターンの説明図である。
図２は、第１の実施形態の半導体装置の模式断面図である。図３は、第１の実施形態の半導体装置の模式平面図である。図４は、第１の実施形態の半導体装置の模式断面図である。
図２、図３、図４は、図１において破線で示される領域の断面図又は平面図である。図１、図３は、図２の第１の面（図２中のＰ１）における平面図である。図２は、図３のＡＡ’断面図である。図４は、図３のＢＢ’断面図である。
ＭＯＳＦＥＴ１００は、炭化珪素層１０、ソース電極１２（第１の電極）、ドレイン電極１４（第２の電極）、ゲート電極１６、ゲート絶縁層１８、層間絶縁層２０を備える。
炭化珪素層１０は、トレンチ２２、ｎ＋型のドレイン領域２４、ｎ−型のドリフト領域２６（第１の炭化珪素領域）、ｐ型のボディ領域２８（第２の炭化珪素領域）、ｎ＋型のソース領域３０（第３の炭化珪素領域）、ｐ＋型の電界緩和領域３２（第４の炭化珪素領域）、ｐ＋型のゲートトレンチ底部領域３４（第５の炭化珪素領域）を有する。
トレンチ２２は、ゲートトレンチ領域２２ｘ（第１の領域）とコンタクトトレンチ領域２２ｙ（第２の領域）を有する。ソース電極１２は、その一部であるコンタクト領域１２ａ（一部）を含む。
炭化珪素層１０は、ソース電極１２とドレイン電極１４との間に位置する。炭化珪素層１０は、第１の面（図２中“Ｐ１”）と第２の面（図２中“Ｐ２”）とを備える。以下、第１の面Ｐ１を表面、第２の面Ｐ２を裏面とも称する。第２の面Ｐ２は、第１の面Ｐ１に対向する。
第１の方向及び第２の方向は第１の面Ｐ１に対して平行な方向である。また、第２の方向は第１の方向に交差する方向である。第２の方向は例えば、第１の方向に対して垂直な方向である。また、第３の方向は第１の面に対して垂直な方向である。第３の方向は第１の方向及び第２の方向に対して垂直な方向である。
以下、「深さ」とは、第１の面Ｐ１を基準とする深さを意味する。
炭化珪素層１０は、単結晶のＳｉＣである。炭化珪素層１０は、例えば、４Ｈ−ＳｉＣである。炭化珪素層１０の厚さは、例えば、５μｍ以上５００μｍ以下である。
第１の面Ｐ１は、例えば、（０００１）面に対し０度以上８度以下傾斜した面である。すなわち、法線が［０００１］方向のｃ軸に対し０度以上８度以下傾斜した面である。言い換えれば、（０００１）面に対するオフ角が０度以上８度以下である。また、第２の面Ｐ２は、例えば、（０００−１）面に対し０度以上８度以下傾斜した面である。
（０００１）面はシリコン面と称される。（０００−１）面はカーボン面と称される。第１の面Ｐ１及び第２の面Ｐ２の傾斜方向は、例えば、［１１−２０］方向である。［１１−２０］方向は、ａ軸方向である。図２では、例えば、図中に示す第２の方向がａ軸方向である。
トレンチ２２は、炭化珪素層１０の中に存在する。トレンチ２２は、炭化珪素層１０の第１の面Ｐ１の側に位置する。トレンチ２２は、炭化珪素層１０に形成された溝である。
トレンチ２２は、図１、図３に示すように第１の方向に延びる。トレンチ２２は、図１、図３に示すようにストライプ形状を有する。
トレンチ２２は、図１、図３に示すように第２の方向に繰り返し配置される。トレンチ２２の第２の方向の繰り替えしピッチは、例えば、１μｍ以上５μｍ以下である。トレンチ２２の深さは、例えば、１μｍ以上２μｍ以下である。トレンチ２２の第２の方向の幅は、例えば、０．５μｍ以上１μｍ以下である。
図１、図２、図３、図４に示すように、トレンチ２２は、ゲートトレンチ領域２２ｘ（第１の領域）とコンタクトトレンチ領域２２ｙ（第２の領域）を有する。ゲートトレンチ領域２２ｘの中にゲート電極１６が位置する。ゲート電極１６と炭化珪素層１０との間にゲート絶縁層１８が位置する。コンタクトトレンチ領域２２ｙの中に、ソース電極１２の一部であるコンタクト領域１２ａ（一部）が位置する。
ゲートトレンチ領域２２ｘとコンタクトトレンチ領域２２ｙは、炭化珪素層１０に同時に形成される。ゲートトレンチ領域２２ｘとコンタクトトレンチ領域２２ｙは連続している。ゲートトレンチ領域２２ｘとコンタクトトレンチ領域２２ｙは、同一のトレンチ２２の一部である。
第２の面Ｐ２とゲートトレンチ領域２２ｘとの間の距離と、第２の面Ｐ２とコンタクトトレンチ領域２２ｙの間の距離は略同一である。すなわち、ゲートトレンチ領域２２ｘの深さと、コンタクトトレンチ領域２２ｙの深さは略同一である。
ゲートトレンチ領域２２ｘ及びコンタクトトレンチ領域２２ｙは、ソース領域３０を貫通する。ゲートトレンチ領域２２ｘ及びコンタクトトレンチ領域２２ｙは、ボディ領域２８を貫通する。
図１、図３に示すように、ゲートトレンチ領域２２ｘの少なくとも一部が第１の方向に延び、コンタクトトレンチ領域２２ｙの少なくとも一部が第１の方向に延びる。ゲートトレンチ領域２２ｘの少なくとも一部と、コンタクトトレンチ領域２２ｙの少なくとも一部との間に、ボディ領域２８が位置する。
ゲート電極１６は、ゲートトレンチ領域２２ｘの中に位置する。ゲート電極１６は、ソース電極１２とドレイン電極１４との間に設けられる。ゲート電極１６は、第１の方向に延びる。
ゲート電極１６は、導電層である。ゲート電極１６は、例えば、ｐ型不純物又はｎ型不純物を含む多結晶質シリコンである。
ゲート絶縁層１８は、ゲート電極１６と炭化珪素層１０との間に位置する。ゲート絶縁層１８は、ソース領域３０、ボディ領域２８、及び、ゲートトレンチ底部領域３４と、ゲート電極１６との間に設けられる。
ゲート絶縁層１８は、例えば、シリコン酸化膜である。ゲート絶縁層１８には、例えば、Ｈｉｇｈ−ｋ絶縁膜（ＨｆＳｉＯＮ，ＺｒＳｉＯＮ，ＡｌＯＮなどの高誘電率絶縁膜）が適用可能である。また、ゲート絶縁層１８には、例えば、シリコン酸化膜（ＳｉＯ２）とＨｉｇｈ−ｋ絶縁膜との積層膜も適用可能である。
層間絶縁層２０は、ゲート電極１６上に設けられる。層間絶縁層２０は、ゲート電極１６とソース電極１２との間に設けられる。層間絶縁層２０は、ゲート電極１６とトレンチ２２の中に位置するコンタクト領域１２ａとの間に設けられる。層間絶縁層２０の厚さは、ゲート絶縁層１８の厚さよりも厚い。層間絶縁層２０は、例えば、シリコン酸化膜である。層間絶縁層２０は、ゲート電極１６とソース電極１２を電気的に分離する。
ソース電極１２は、炭化珪素層１０の第１の面Ｐ１側に位置する。ソース電極１２は、炭化珪素層１０の第１の面Ｐ１の上に設けられる。ソース電極１２は、ソース領域３０、及び、電界緩和領域３２に接する。ソース電極１２の一部であるコンタクト領域１２ａは、コンタクトトレンチ領域２２ｙの中に位置する。コンタクト領域１２ａは、ソース領域３０、及び、電界緩和領域３２に接する。
ソース電極１２は、金属を含む。ソース電極１２を形成する金属は、例えば、チタン（Ｔｉ）とアルミニウム（Ａｌ）の積層構造である。ソース電極１２は、炭化珪素層１０に接する金属シリサイドや金属カーバイドを含んでも構わない。
ドレイン電極１４は、炭化珪素層１０の第２の面Ｐ２側に位置する。ドレイン電極１４は、炭化珪素層１０の第２の面Ｐ２上に設けられる。ドレイン電極１４は、ドレイン領域２４に接する。
ドレイン電極１４は、例えば、金属又は金属半導体化合物である。ドレイン電極１４は、例えば、ニッケルシリサイド（ＮｉＳｉ）、チタン（Ｔｉ）、ニッケル（Ｎｉ）、銀（Ａｇ）、及び、金（Ａｕ）から成る群から選ばれる材料を含む。
ｎ＋型のドレイン領域２４は、炭化珪素層１０の第２の面Ｐ２側に設けられる。ドレイン領域２４は、例えば、窒素（Ｎ）をｎ型不純物として含む。ドレイン領域２４のｎ型不純物濃度は、例えば、１×１０１８ｃｍ−３以上１×１０２１ｃｍ−３以下である。
ｎ−型のドリフト領域２６は、ドレイン領域２４上に設けられる。ドリフト領域２６は、第２の面Ｐ２と、ドレイン領域２４との間に位置する。
ドリフト領域２６は、例えば、窒素（Ｎ）をｎ型不純物として含む。ドリフト領域２６のｎ型不純物の不純物濃度は、例えば、４×１０１４ｃｍ−３以上１×１０１８ｃｍ−３以下である。
ｐ型のボディ領域２８は、ドリフト領域２６と第１の面Ｐ１との間に位置する。ボディ領域２８は、ＭＯＳＦＥＴ１００のチャネル領域として機能する。例えば、ＭＯＳＦＥＴ１００のオン動作時に、ボディ領域２８のゲート絶縁層１８と接する領域に電子が流れるチャネルが形成される。ボディ領域２８のゲート絶縁層１８と接する領域が、チャネル形成領域となる。
ボディ領域２８は、例えば、アルミニウム（Ａｌ）をｐ型不純物として含む。ボディ領域２８のｐ型不純物の不純物濃度は、例えば、５×１０１６ｃｍ−３以上５×１０１７ｃｍ−３以下である。
ボディ領域２８の深さは、トレンチ２２の深さよりも浅い。ボディ領域２８の深さは、例えば、０．２μｍ以上１．０μｍ以下である。
ｎ＋型のソース領域３０は、ボディ領域２８と第１の面Ｐ１との間に位置する。ソース領域３０は、ソース電極１２に接する。ソース領域３０は、ゲート絶縁層１８に接する。
ソース領域３０は、例えば、リン（Ｐ）をｎ型不純物として含む。ソース領域３０のｎ型不純物濃度は、ドリフト領域２６のｎ型不純物濃度よりも高い。ソース領域３０のｎ型不純物濃度は、例えば、１×１０１９ｃｍ−３以上１×１０２１ｃｍ−３以下である。
ソース領域３０の深さは、ボディ領域２８の深さよりも浅い。ソース領域３０の深さは、例えば、０．１μｍ以上０．３μｍ以下である。
ｐ＋型の電界緩和領域３２は、コンタクトトレンチ領域２２ｙとドリフト領域２６との間に位置する。電界緩和領域３２は、コンタクトトレンチ領域２２ｙの底面に接する。電界緩和領域３２は、ソース電極１２のコンタクト領域１２ａに接する。
電界緩和領域３２は、例えば、コンタクトトレンチ領域２２ｙとボディ領域２８との間に位置する。電界緩和領域３２は、例えば、コンタクトトレンチ領域２２ｙの側面に接する。
電界緩和領域３２は、ＭＯＳＦＥＴ１００のオフ動作時に、ゲート絶縁層１８に印加される電界を緩和する機能を有する。電界緩和領域３２は、例えば、ソース電極１２と同電位に固定される。
電界緩和領域３２は、例えば、アルミニウム（Ａｌ）をｐ型不純物として含む。電界緩和領域３２のｐ型不純物濃度は、ボディ領域２８のｐ型不純物濃度よりも高い。電界緩和領域３２のｐ型不純物濃度は、例えば、ボディ領域２８のｐ型不純物濃度の１０倍以上である。電界緩和領域３２のｐ型不純物濃度は、例えば、５×１０１７ｃｍ−３以上５×１０２０ｃｍ−３以下である。
ｐ＋型のゲートトレンチ底部領域３４は、ゲートトレンチ領域２２ｘとドリフト領域２６との間に位置する。ゲートトレンチ底部領域３４は、ゲートトレンチ領域２２ｘの底面に接する。ゲートトレンチ底部領域３４は、ゲート絶縁層１８に接する。
図４に示すように、ゲートトレンチ底部領域３４は、トレンチ２２の底部で電界緩和領域３２に接する。ゲートトレンチ底部領域３４と電界緩和領域３２は、ゲートトレンチ領域２２ｘとコンタクトトレンチ領域２２ｙの境界部で接する。
図４に示すように、電界緩和領域３２の第１の方向の端部（図４中のＥ１）は、例えば、コンタクト領域１２ａの第１の方向の端部（図４中のＥ２）よりも、ゲート電極１６の側に位置する。
第２の面Ｐ２とゲートトレンチ底部領域３４との間の距離は、例えば、第２の面Ｐ２と電界緩和領域３２との間の距離よりも長い。言い換えれば、例えば、電界緩和領域３２の深さは、ゲートトレンチ底部領域３４の深さよりも深い。
ゲートトレンチ底部領域３４は、ＭＯＳＦＥＴ１００のオフ動作時に、ゲート絶縁層１８に印加される電界を緩和する機能を有する。ゲートトレンチ底部領域３４は、電界緩和領域３２を介して、例えば、ソース電極１２と同電位に固定される。
ゲートトレンチ底部領域３４は、例えば、アルミニウム（Ａｌ）をｐ型不純物として含む。ゲートトレンチ底部領域３４のｐ型不純物濃度は、例えば、ボディ領域２８のｐ型不純物濃度よりも高い。ゲートトレンチ底部領域３４のｐ型不純物濃度は、例えば、ボディ領域２８のｐ型不純物濃度の１０倍以上である。
ゲートトレンチ底部領域３４のｐ型不純物濃度は、例えば、電界緩和領域３２のｐ型不純物濃度よりも低い。ゲートトレンチ底部領域３４のｐ型不純物濃度は、例えば、５×１０１７ｃｍ−３以上５×１０１９ｃｍ−３以下である。
図４に示すように、ゲート電極１６とコンタクト領域１２ａはトレンチ２２の中で、第１の方向に隣り合って設けられる。ゲート電極１６とコンタクト領域１２ａとの間に、層間絶縁層２０が挟まれる。層間絶縁層２０は、トレンチ２２の中で、ゲート電極１６とコンタクト領域１２ａとの間に位置する。層間絶縁層２０の第１の方向の厚さは、ゲート絶縁層１８の第３の方向の厚さよりも厚い。
次に、第１の実施形態の半導体装置の製造方法の一例について説明する。
図５、図６、図７、図８、図９、図１０、図１１は、第１の実施形態の半導体装置の製造方法の一例を示す模式断面図である。図５、図６、図７、図８、図９、図１０、図１１は、図２に相当する断面を示す。
最初に、ｎ＋型のドレイン領域２４、及び、ドレイン領域２４の上にエピタキシャル成長により形成されたｎ−型のエピタキシャル層１１を有する炭化珪素層１０を準備する（図５）。エピタキシャル層の一部は、最終的に、ドリフト領域２６となる。
次に、エピタキシャル層１１に、イオン注入法により、ｐ型のボディ領域２８、ｎ＋型のソース領域３０を形成する（図６）。
次に、炭化珪素層１０の表面に、公知のプロセス技術を用いて、マスク材５０を形成する。マスク材５０は、例えば、シリコン酸化膜である。
次に、公知の反応性イオンエッチング法を用いて、マスク材５０をマスクにトレンチ２２を形成する（図７）。トレンチ２２は、ソース領域３０、及び、ボディ領域２８を貫通するように形成される。
次に、マスク材５０をマスクに、イオン注入法によりアルミニウムイオンを注入し、トレンチ２２の底部にｐ＋型領域５２を形成する（図８）。ｐ＋型領域５２は、最終的に、ｐ＋型のゲートトレンチ底部領域３４、及び、ｐ＋型の電界緩和領域３２の一部となる。
次に、マスク材５０を剥離する。次に、炭化珪素層１０の表面に、公知のプロセス技術を用いて、マスク材５４を形成する。マスク材５４は、一部のトレンチ２２を覆う。マスク材５４は、例えば、フォトレジストである。
次に、マスク材５４をマスクに、斜めイオン注入法によりアルミニウムイオンを注入し、ｐ＋型の電界緩和領域３２を形成する（図９）。トレンチ２２の電界緩和領域３２が形成された部分がコンタクトトレンチ領域２２ｙ、トレンチ２２の電界緩和領域３２が形成されない部分がゲートトレンチ領域２２ｘとなる。ゲートトレンチ領域２２ｘの底部には、ゲートトレンチ底部領域３４が形成されている。
次に、マスク材５４を剥離する（図１０）。
次に、公知のプロセス技術を用いて、ゲートトレンチ領域２２ｘの中に、ゲート絶縁層１８及びゲート電極１６を形成する。さらに、公知のプロセス技術を用いて、ゲート電極１６の上に層間絶縁層２０を形成する（図１１）。
その後、公知のプロセス技術を用いて、ソース電極１２、及び、ドレイン電極１４を形成する。ソース電極１２の一部は、コンタクトトレンチ領域２２ｙに埋め込まれる。以上の製造方法により、図１ないし図４に示すＭＯＳＦＥＴ１００が製造される。
次に、第１の実施形態の半導体装置の作用及び効果について説明する。
ＭＯＳＦＥＴ１００は、トレンチ２２の中にゲート電極１６が設けられたトレンチゲート構造が適用される。トレンチゲート構造を適用することで、単位面積あたりのチャネル面積が増加し、ＭＯＳＦＥＴ１００のオン抵抗が低減される。
また、ＭＯＳＦＥＴ１００は、トレンチ２２の中にソース電極１２の一部であるコンタクト領域１２ａを設ける。ＭＯＳＦＥＴ１００は、いわゆるダブルトレンチ構造のＭＯＳＦＥＴである。トレンチ２２の中にコンタクト領域１２ａを設けることで、ボディ領域２８及びソース領域３０への電気的接続をトレンチ２２の側面で取ることができる。したがって、炭化珪素層１０の表面でのソース電極１２の接続面積が低減できる。よって、単位面積あたりのチャネル面積が増加し、ＭＯＳＦＥＴ１００のオン抵抗が低減される。
また、ＭＯＳＦＥＴ１００は、コンタクトトレンチ領域２２ｙの底面及び側面の周りに、電界緩和領域３２を備える。したがって、ＭＯＳＦＥＴ１００のオフ動作時に、ゲート絶縁層１８に印加される電界が緩和される。よって、ゲート絶縁層１８の信頼性が向上する。
また、ＭＯＳＦＥＴ１００は、ゲートトレンチ領域２２ｘの底面にゲートトレンチ底部領域３４を備える。したがって、ＭＯＳＦＥＴ１００のオフ動作時に、ゲート絶縁層１８に印加される電界が緩和される。よって、ゲート絶縁層１８の信頼性が向上する。
ＭＯＳＦＥＴ１００のゲートトレンチ領域２２ｘとコンタクトトレンチ領域２２ｙは、それぞれが、同一のトレンチ２２の一部である。したがって、ゲートトレンチ領域２２ｘとコンタクトトレンチ領域２２ｙは、炭化珪素層１０に同時に形成することが可能である。
例えば、ゲート電極を有するトレンチ（以下、ゲートトレンチと称する）の形成と、ソース電極を有するトレンチ（以下、コンタクトトレンチと称する）の形成を、別々に行う場合、ゲートトレンチとコンタクトトレンチとの間の距離が、合わせズレにより変動する。
ゲートトレンチとコンタクトトレンチとの間の距離が変動すると、例えば、コンタクトトレンチの周囲の電界緩和領域がゲートトレンチのチャネル領域に近づき、ＭＯＳＦＥＴの閾値電圧の変動が生じるおそれがある。ＭＯＳＦＥＴの閾値電圧の変動を回避する観点から、合わせズレに対する余裕を大きくとると、ゲートトレンチとコンタクトトレンチとの間の設計上の距離が大きくなる。よって、単位面積あたりのチャネル面積が低減し、ＭＯＳＦＥＴのオン抵抗が増加する。
ＭＯＳＦＥＴ１００のゲートトレンチ領域２２ｘとコンタクトトレンチ領域２２ｙは、炭化珪素層１０に同時に形成できる。したがって、合わせズレは生じないため、合わせズレに対する余裕をとる必要がない。よって、単位面積あたりのチャネル面積が増加し、オン抵抗が低減される。
また、ゲートトレンチ底部領域３４は、トレンチ２２の底部で電界緩和領域３２に接する。したがって、ゲートトレンチ底部領域３４の電位を、電界緩和領域３２を介してソース電極１２の電位に固定することができる。
仮に、ゲートトレンチ底部領域３４の電位が固定されていない場合、例えば、ＭＯＳＦＥＴのスイッチング損失が増加したり、ＭＯＳＦＥＴの短絡耐量が低下したりする。ゲートトレンチ底部領域３４の電位をソース電極１２の電位に固定することで、ＭＯＳＦＥＴ１００のスイッチング損失が低減し、ＭＯＳＦＥＴ１００の短絡耐量が向上する。
ゲート絶縁層１８に印加される電界を緩和する観点から、第２の面Ｐ２とゲートトレンチ底部領域３４との間の距離は、第２の面Ｐ２と電界緩和領域３２との間の距離よりも長いことが好ましい。言い換えれば、電界緩和領域３２の深さは、ゲートトレンチ底部領域３４の深さよりも深いことが好ましい。
ゲートトレンチ底部領域３４のｐ型不純物濃度は、例えば、電界緩和領域３２のｐ型不純物濃度よりも低いことが好ましい。すなわち、電界緩和領域３２のｐ型不純物濃度は、ゲートトレンチ底部領域３４のｐ型不純物濃度よりも高いことが好ましい。ゲート絶縁層１８に印加される電界の緩和と、ソース電極１２と電界緩和領域３２との間の接触抵抗の低減が実現される。
図４に示すように、電界緩和領域３２の第１の方向の端部（図４中のＥ１）は、例えば、コンタクト領域１２ａの第１の方向の端部（図４中のＥ２）よりも、ゲート電極１６の側に位置することが好ましい。ソース電極１２とドリフト領域２６との間の短絡が抑制される。ソース電極１２とドリフト領域２６との間のリーク電流が抑制される。
以上、第１の実施形態によれば、オン抵抗の低減が可能なＭＯＳＦＥＴが実現できる。
（第２の実施形態）
第２の実施形態の半導体装置は、ｐ＋型のゲートトレンチ底部領域３４（第５の炭化珪素領域）を有さない点で、第１の実施形態の半導体装置と異なっている。以下、第１の実施形態と重複する内容については、一部記述を省略する。
第２の実施形態の半導体装置は、炭化珪素を用いた縦型ＭＯＳＦＥＴ２００である。ＭＯＳＦＥＴ２００は、トレンチの中にゲート電極を設けるトレンチゲート構造のＭＯＳＦＥＴである。また、ＭＯＳＦＥＴ２００は、トレンチの中にソース電極を設ける、いわゆるダブルトレンチ構造のＭＯＳＦＥＴである。また、ＭＯＳＦＥＴ２００は、電子をキャリアとするｎチャネル型のＭＯＳＦＥＴである。
図１２は、第２の実施形態の半導体装置の模式断面図である。図１２は、第１の実施形態の図２に対応する。
図１３は、第２の実施形態の半導体装置の模式断面図である。図１３は、第１の実施形態の図４に対応する。
ＭＯＳＦＥＴ２００は、炭化珪素層１０、ソース電極１２（第１の電極）、ドレイン電極１４（第２の電極）、ゲート電極１６、ゲート絶縁層１８、層間絶縁層２０を備える。
炭化珪素層１０は、トレンチ２２、ｎ＋型のドレイン領域２４、ｎ−型のドリフト領域２６（第１の炭化珪素領域）、ｐ型のボディ領域２８（第２の炭化珪素領域）、ｎ＋型のソース領域３０（第３の炭化珪素領域）、ｐ＋型の電界緩和領域３２（第４の炭化珪素領域）を有する。
トレンチ２２は、ゲートトレンチ領域２２ｘ（第１の領域）とコンタクトトレンチ領域２２ｙ（第２の領域）を有する。ソース電極１２は、その一部であるコンタクト領域１２ａ（一部）を含む。
ＭＯＳＦＥＴ２００は、ｐ＋型のゲートトレンチ底部領域３４（第５の炭化珪素領域）を備えない。ゲートトレンチ領域２２ｘの底面は、ドリフト領域２６に接する。ゲート絶縁層１８の底部は、ドリフト領域２６に接する。
以上、第２の実施形態によれば、第１の実施形態と同様、オン抵抗の低減が可能なＭＯＳＦＥＴが実現できる。
（第３の実施形態）
第３の実施形態の半導体装置は、ゲートトレンチ領域２２ｘ（第１の領域）とコンタクトトレンチ領域２２ｙ（第２の領域）のパターンが、第１の実施形態の半導体装置のパターンと反転している点で、第１の実施形態の半導体装置と異なっている。以下、第１の実施形態と重複する内容については、一部記述を省略する。
第３の実施形態の半導体装置は、炭化珪素を用いた縦型ＭＯＳＦＥＴ３００である。ＭＯＳＦＥＴ３００は、トレンチの中にゲート電極を設けるトレンチゲート構造のＭＯＳＦＥＴである。また、ＭＯＳＦＥＴ３００は、トレンチの中にソース電極を設ける、いわゆるダブルトレンチ構造のＭＯＳＦＥＴである。また、ＭＯＳＦＥＴ３００は、電子をキャリアとするｎチャネル型のＭＯＳＦＥＴである。
図１４は、第３の実施形態の半導体装置の模式平面図である。図１４は、第３の実施形態の半導体装置のトレンチのパターンの説明図である。
図１５は、第３の実施形態の半導体装置の模式断面図である。図１６は、第３の実施形態の半導体装置の模式平面図である。図１７は、第３の実施形態の半導体装置の模式断面図である。
図１５、図１６、図１７は、図１４において破線で示される領域の断面図又は平面図である。図１４、図１６は、図１５の第１の面（図１５中のＰ１）における平面図である。図１５は、図１６のＣＣ’断面図である。図１７は、図１６のＤＤ’断面図である。
ＭＯＳＦＥＴ３００は、炭化珪素層１０、ソース電極１２（第１の電極）、ドレイン電極１４（第２の電極）、ゲート電極１６、ゲート絶縁層１８、層間絶縁層２０を備える。
炭化珪素層１０は、トレンチ２２、ｎ＋型のドレイン領域２４、ｎ−型のドリフト領域２６（第１の炭化珪素領域）、ｐ型のボディ領域２８（第２の炭化珪素領域）、ｎ＋型のソース領域３０（第３の炭化珪素領域）、ｐ＋型の電界緩和領域３２（第４の炭化珪素領域）、ｐ＋型のゲートトレンチ底部領域３４（第５の炭化珪素領域）を有する。
トレンチ２２は、ゲートトレンチ領域２２ｘ（第１の領域）とコンタクトトレンチ領域２２ｙ（第２の領域）を有する。ソース電極１２は、その一部であるコンタクト領域１２ａ（一部）を含む。
図１４に示すように、ＭＯＳＦＥＴ３００のゲートトレンチ領域２２ｘ（第１の領域）とコンタクトトレンチ領域２２ｙ（第２の領域）のパターンは、図１に示すＭＯＳＦＥＴ１００のゲートトレンチ領域２２ｘ（第１の領域）とコンタクトトレンチ領域２２ｙ（第２の領域）のパターンに対して反転している。
以上、第３の実施形態によれば、第１の実施形態と同様、オン抵抗の低減が可能なＭＯＳＦＥＴが実現できる。
（第４の実施形態）
第４の実施形態の半導体装置は、トレンチが、第１の面において、第１の方向と第２の方向に交差する格子形状を有する点で、第１の実施形態の半導体装置と異なっている。以下、第１の実施形態と重複する内容については、一部記述を省略する。
第４の実施形態の半導体装置は、炭化珪素を用いた縦型ＭＯＳＦＥＴ４００である。ＭＯＳＦＥＴ４００は、トレンチの中にゲート電極を設けるトレンチゲート構造のＭＯＳＦＥＴである。また、ＭＯＳＦＥＴ４００は、トレンチの中にソース電極を設ける、いわゆるダブルトレンチ構造のＭＯＳＦＥＴである。また、ＭＯＳＦＥＴ４００は、電子をキャリアとするｎチャネル型のＭＯＳＦＥＴである。
図１８は、第４の実施形態の半導体装置の模式平面図である。図１８は、第４の実施形態の半導体装置のトレンチのパターンの説明図である。
図１９は、第４の実施形態の半導体装置の模式断面図である。図２０は、第４の実施形態の半導体装置の模式平面図である。図２１は、第４の実施形態の半導体装置の模式断面図である。
図１９、図２０、図２１は、図１８において破線で示される領域の断面図又は平面図である。図１８、図２０は、図１９の第１の面（図１９中のＰ１）における平面図である。図１９は、図２０のＥＥ’断面図である。図２１は、図２０のＦＦ’断面図である。
ＭＯＳＦＥＴ４００は、炭化珪素層１０、ソース電極１２（第１の電極）、ドレイン電極１４（第２の電極）、ゲート電極１６、ゲート絶縁層１８、層間絶縁層２０を備える。
炭化珪素層１０は、トレンチ２２、ｎ＋型のドレイン領域２４、ｎ−型のドリフト領域２６（第１の炭化珪素領域）、ｐ型のボディ領域２８（第２の炭化珪素領域）、ｎ＋型のソース領域３０（第３の炭化珪素領域）、ｐ＋型の電界緩和領域３２（第４の炭化珪素領域）、ｐ＋型のゲートトレンチ底部領域３４（第５の炭化珪素領域）を有する。
トレンチ２２は、ゲートトレンチ領域２２ｘ（第１の領域）とコンタクトトレンチ領域２２ｙ（第２の領域）を有する。ソース電極１２は、その一部であるコンタクト領域１２ａ（一部）を含む。
図１８、２０に示すように、ＭＯＳＦＥＴ４００のトレンチ２２は、第１の面Ｐ１において、第１の方向と第２の方向に交差する格子形状を有する。トレンチ２２が交差する間隔は、例えば、５μｍ以上５０μｍ以下である。
トレンチ２２が、第１の方向と第２の方向に交差する格子形状とすることで、ストライプ形状の場合と比較して、コンタクトトレンチ領域２２ｙの底部の電界緩和領域３２から、ゲートトレンチ領域２２ｘの底部のゲートトレンチ底部領域３４までの距離を短くするレイアウトが可能となる。したがって、ゲートトレンチ底部領域３４の電位を確実にソース電極１２の電位に固定することが可能となる。よって、ＭＯＳＦＥＴ４００のスイッチング損失が低減し、ＭＯＳＦＥＴ４００の短絡耐量が向上する。
以上、第４の実施形態によれば、第１の実施形態と同様、オン抵抗の低減が可能なＭＯＳＦＥＴが実現できる。
（第５の実施形態）
第５の実施形態の半導体装置は、ゲートトレンチ領域２２ｘ（第１の領域）とコンタクトトレンチ領域２２ｙ（第２の領域）のパターンが、第４の実施形態の半導体装置のパターンと反転している点で、第４の実施形態の半導体装置と異なっている。以下、第１又は第４の実施形態と重複する内容については、一部記述を省略する。
第５の実施形態の半導体装置は、炭化珪素を用いた縦型ＭＯＳＦＥＴ５００である。ＭＯＳＦＥＴ５００は、トレンチの中にゲート電極を設けるトレンチゲート構造のＭＯＳＦＥＴである。また、ＭＯＳＦＥＴ５００は、トレンチの中にソース電極を設ける、いわゆるダブルトレンチ構造のＭＯＳＦＥＴである。また、ＭＯＳＦＥＴ５００は、電子をキャリアとするｎチャネル型のＭＯＳＦＥＴである。
図２２は、第５の実施形態の半導体装置の模式平面図である。図２２は、第５の実施形態の半導体装置のトレンチのパターンの説明図である。
図２３は、第５の実施形態の半導体装置の模式断面図である。図２４は、第５の実施形態の半導体装置の模式平面図である。図２５は、第５の実施形態の半導体装置の模式断面図である。
図２３、図２４、図２５は、図２２において破線で示される領域の断面図又は平面図である。図２２、図２４は、図２３の第１の面（図２３中のＰ１）における平面図である。図２３は、図２４のＧＧ’断面図である。図２５は、図２４のＨＨ’断面図である。
ＭＯＳＦＥＴ５００は、炭化珪素層１０、ソース電極１２（第１の電極）、ドレイン電極１４（第２の電極）、ゲート電極１６、ゲート絶縁層１８、層間絶縁層２０を備える。
炭化珪素層１０は、トレンチ２２、ｎ＋型のドレイン領域２４、ｎ−型のドリフト領域２６（第１の炭化珪素領域）、ｐ型のボディ領域２８（第２の炭化珪素領域）、ｎ＋型のソース領域３０（第３の炭化珪素領域）、ｐ＋型の電界緩和領域３２（第４の炭化珪素領域）、ｐ＋型のゲートトレンチ底部領域３４（第５の炭化珪素領域）を有する。
トレンチ２２は、ゲートトレンチ領域２２ｘ（第１の領域）とコンタクトトレンチ領域２２ｙ（第２の領域）を有する。ソース電極１２は、その一部であるコンタクト領域１２ａ（一部）を含む。
図２２に示すように、ＭＯＳＦＥＴ５００のゲートトレンチ領域２２ｘ（第１の領域）とコンタクトトレンチ領域２２ｙ（第２の領域）のパターンは、図１８に示すＭＯＳＦＥＴ４００のゲートトレンチ領域２２ｘ（第１の領域）とコンタクトトレンチ領域２２ｙ（第２の領域）のパターンに対して反転している。
以上、第５の実施形態によれば、第１の実施形態と同様、オン抵抗の低減が可能なＭＯＳＦＥＴが実現できる。
（第６の実施形態）
第６の実施形態のインバータ回路及び駆動装置は、第１の実施形態の半導体装置を備える駆動装置である。
図２６は、第６の実施形態の駆動装置の模式図である。駆動装置１０００は、モーター１４０と、インバータ回路１５０を備える。
インバータ回路１５０は、第１の実施形態のＭＯＳＦＥＴ１００をスイッチング素子とする３個の半導体モジュール１５０ａ、１５０ｂ、１５０ｃで構成される。３個の半導体モジュール１５０ａ、１５０ｂ、１５０ｃを並列に接続することで、３個の交流電圧の出力端子Ｕ、Ｖ、Ｗを備える三相のインバータ回路１５０が実現される。インバータ回路１５０から出力される交流電圧により、モーター１４０が駆動する。
第６の実施形態によれば、特性の向上したＭＯＳＦＥＴ１００を備えることで、インバータ回路１５０及び駆動装置１０００の特性が向上する。
（第７の実施形態）
第７の実施形態の車両は、第１の実施形態の半導体装置を備える車両である。
図２７は、第７の実施形態の車両の模式図である。第７の実施形態の車両１１００は、鉄道車両である。車両１１００は、モーター１４０と、インバータ回路１５０を備える。
インバータ回路１５０は、第１の実施形態のＭＯＳＦＥＴ１００をスイッチング素子とする３個の半導体モジュールで構成される。３個の半導体モジュールを並列に接続することで、３個の交流電圧の出力端子Ｕ、Ｖ、Ｗを備える三相のインバータ回路１５０が実現される。インバータ回路１５０から出力される交流電圧により、モーター１４０が駆動する。モーター１４０により車両１１００の車輪９０が回転する。
第７の実施形態によれば、特性の向上したＭＯＳＦＥＴ１００を備えることで、車両１１００の特性が向上する。
（第８の実施形態）
第８の実施形態の車両は、第１の実施形態の半導体装置を備える車両である。
図２８は、第８の実施形態の車両の模式図である。第８の実施形態の車両１２００は、自動車である。車両１２００は、モーター１４０と、インバータ回路１５０を備える。
インバータ回路１５０は、第１の実施形態のＭＯＳＦＥＴ１００をスイッチング素子とする３個の半導体モジュールで構成される。３個の半導体モジュールを並列に接続することで、３個の交流電圧の出力端子Ｕ、Ｖ、Ｗを備える三相のインバータ回路１５０が実現される。
インバータ回路１５０から出力される交流電圧により、モーター１４０が駆動する。モーター１４０により車両１２００の車輪９０が回転する。
第８の実施形態によれば、特性の向上したＭＯＳＦＥＴ１００を備えることで、車両１２００の特性が向上する。
（第９の実施形態）
第９の実施形態の昇降機は、第１の実施形態の半導体装置を備える昇降機である。
図２９は、第９の実施形態の昇降機（エレベータ）の模式図である。第９の実施形態の昇降機１３００は、かご６１０、カウンターウエイト６１２、ワイヤロープ６１４、巻上機６１６、モーター１４０と、インバータ回路１５０を備える。
インバータ回路１５０は、第１の実施形態のＭＯＳＦＥＴ１００をスイッチング素子とする３個の半導体モジュールで構成される。３個の半導体モジュールを並列に接続することで、３個の交流電圧の出力端子Ｕ、Ｖ、Ｗを備える三相のインバータ回路１５０が実現される。
インバータ回路１５０から出力される交流電圧により、モーター１４０が駆動する。モーター１４０により巻上機６１６が回転し、かご６１０が昇降する。
第９の実施形態によれば、特性の向上したＭＯＳＦＥＴ１００を備えることで、昇降機１３００の特性が向上する。
以上、第１ないし第５の実施形態では、炭化珪素の結晶構造として４Ｈ−ＳｉＣの場合を例に説明したが、本発明は６Ｈ−ＳｉＣ、３Ｃ−ＳｉＣ等、その他の結晶構造の炭化珪素に適用することも可能である。
第１ないし第５の実施形態では、トレンチ２２のパターンがストライプ形状又は格子形状の場合を例に説明したが、ゲートトレンチ領域２２ｘとコンタクトトレンチ領域２２ｙが、同一のトレンチ２２の一部となるパターンであれば、その他のパターンとすることも可能である。
また、第６ないし第９の実施形態においては、第１の実施形態の半導体装置を備える場合を例に説明したが、第２の実施形態ないし第５の実施形態の半導体装置を適用することも可能である。
また、第６ないし第９の実施形態において、本発明の半導体装置を車両やエレベータに適用する場合を例に説明したが、本発明の半導体装置を例えば、太陽光発電システムのパワーコンディショナー等に適用することも可能である。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。例えば、一実施形態の構成要素を他の実施形態の構成要素と置き換え又は変更してもよい。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１０ 炭化珪素層
１２ ソース電極（第１の電極）
１２ａ コンタクト領域（一部）
１４ ドレイン電極（第２の電極）
１６ ゲート電極
１８ ゲート絶縁層
２０ 層間絶縁層
２２ トレンチ
２２ｘ ゲートトレンチ領域（第１の領域）
２２ｙ コンタクトトレンチ領域（第２の領域）
２６ ドリフト領域（第１の炭化珪素領域）
２８ ボディ領域（第２の炭化珪素領域）
３０ ソース領域（第３の炭化珪素領域）
３２ 電界緩和領域（第４の炭化珪素領域）
３４ ゲートトレンチ底部領域（第５の炭化珪素領域）
１００ ＭＯＳＦＥＴ（半導体装置）
１５０ インバータ回路
２００ ＭＯＳＦＥＴ（半導体装置）
３００ ＭＯＳＦＥＴ（半導体装置）
４００ ＭＯＳＦＥＴ（半導体装置）
５００ ＭＯＳＦＥＴ（半導体装置）
１０００ 駆動装置
１１００ 車両
１２００ 車両
１３００ 昇降機
Ｐ１ 第１の面
Ｐ２ 第２の面

Claims (13)

  1. 第１の方向及び前記第１の方向に交差する第２の方向に平行な第１の面と、前記第１の方向及び前記第２の方向に平行で前記第１の面に対向する第２の面と、を有する炭化珪素層であって、
    前記第１の面の側に位置し、第１の領域と第２の領域とを有するトレンチと、
    ｎ型の第１の炭化珪素領域と、
    前記第１の炭化珪素領域と前記第１の面との間に位置するｐ型の第２の炭化珪素領域と、
    前記第２の炭化珪素領域と前記第１の面との間に位置するｎ型の第３の炭化珪素領域と、
    前記第２の領域と前記第１の炭化珪素領域との間に位置し、前記第２の炭化珪素領域よりもｐ型不純物濃度の高いｐ型の第４の炭化珪素領域と、
    を有する炭化珪素層と、
    前記第１の領域の中に位置するゲート電極と、
    前記ゲート電極と前記炭化珪素層との間に位置するゲート絶縁層と、
    前記炭化珪素層の前記第１の面の側に位置し、一部が前記第２の領域の中に位置し、前記一部が前記第３の炭化珪素領域及び前記第４の炭化珪素領域と接する第１の電極と、
    前記炭化珪素層の前記第２の面の側に位置する第２の電極と、
    を備える半導体装置。
  2. 前記第１の領域の少なくとも一部が前記第１の方向に延び、前記第２の領域の少なくとも一部が前記第１の方向に延び、
    前記第１の領域の少なくとも一部と前記第２の領域の少なくとも一部との間に前記第２の炭化珪素領域が位置する請求項１記載の半導体装置。
  3. 前記トレンチは、前記第１の面において、前記第１の方向と前記第２の方向に交差する格子形状を有する請求項１又は請求項２記載の半導体装置。
  4. 前記第４の炭化珪素領域は、前記第２の領域と前記第２の炭化珪素領域との間に位置する請求項１ないし請求項３いずれか一項記載の半導体装置。
  5. 前記炭化珪素層は、前記第１の領域と前記第１の炭化珪素領域との間に位置し、前記第２の炭化珪素領域よりもｐ型不純物濃度が高く、前記第４の炭化珪素領域に接するｐ型の第５の炭化珪素領域を有する請求項１ないし請求項４いずれか一項記載の半導体装置。
  6. 前記第２の面と前記第５の炭化珪素領域との間の距離は、前記第２の面と前記第４の炭化珪素領域との間の距離よりも長い請求項５記載の半導体装置。
  7. 前記第５の炭化珪素領域のｐ型不純物濃度は、前記第４の炭化珪素領域のｐ型不純物濃度よりも低い請求項５又は請求項６記載の半導体装置。
  8. 前記トレンチの中に、前記ゲート電極と前記第１の電極の前記一部との間に位置し、前記ゲート絶縁層の厚さよりも厚い層間絶縁層を、更に備える請求項１ないし請求項７いずれか一項記載の半導体装置。
  9. 前記第２の面と前記第１の領域との間の距離と、前記第２の面と前記第２の領域との間の距離は略同一である請求項１ないし請求項８いずれか一項記載の半導体装置。
  10. 請求項１ないし請求項９いずれか一項記載の半導体装置を備えるインバータ回路。
  11. 請求項１ないし請求項９いずれか一項記載の半導体装置を備える駆動装置。
  12. 請求項１ないし請求項９いずれか一項記載の半導体装置を備える車両。
  13. 請求項１ないし請求項９いずれか一項記載の半導体装置を備える昇降機。

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