JP2023136823A - 半導体装置、半導体装置の製造方法、インバータ回路、駆動装置、車両、及び、昇降機 - Google Patents

半導体装置、半導体装置の製造方法、インバータ回路、駆動装置、車両、及び、昇降機 Download PDF

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Abstract

【課題】高い閾値電圧が実現できる半導体装置を提供する。【解決手段】実施形態の半導体装置は、第１の面と第２の面と、を有する炭化珪素層と、炭化珪素層の中に位置し第１の方向の延びるトレンチと、トレンチの中のゲート電極と、ゲート絶縁層と、ｎ型の第１の炭化珪素領域と、第１の炭化珪素領域と第１の面との間の、トレンチよりも浅いｐ型の第２の炭化珪素領域と、第２の炭化珪素領域と第１の面との間に位置し、トレンチの第１の側面に接する第１の領域と、トレンチの第２の側面に接する第２の領域とを含むｎ型の第３の炭化珪素領域と、第３の炭化珪素領域と第１の面との間に位置し、第１の側面及び第１の領域に接する第３の領域と、第２の側面及び第２の領域に接する第４の領域とを含み、第１の方向に垂直な第２の方向の幅が第３の炭化珪素領域よりも小さいｎ型の第４の炭化珪素領域と、第４の炭化珪素領域に接する第１の電極と、を備える。【選択図】図１

Description

本発明の実施形態は、半導体装置、半導体装置の製造方法、インバータ回路、駆動装置、車両、及び、昇降機に関する。
次世代の半導体デバイス用の材料として炭化珪素（ＳｉＣ）が期待されている。炭化珪素はシリコンと比較して、バンドギャップが約３倍、破壊電界強度が約１０倍、熱伝導率が約３倍と優れた物性を有する。この物性を活用すれば低損失かつ高温動作可能な半導体デバイスを実現することができる。
炭化珪素を用いた縦型のＭｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ（ＭＯＳＦＥＴ）において、低いオン抵抗を実現するために、トレンチの中にゲート電極を設けるトレンチゲート構造が適用される。トレンチゲート構造を適用することで、単位面積あたりのチャネル面積が増加し、オン抵抗が低減される。トレンチゲート構造のＭＯＳＦＥＴでは、高い閾値電圧の実現が望まれる。
特許第５８００１６２号公報
本発明が解決しようとする課題は、高い閾値電圧が実現できる半導体装置を提供することにある。
実施形態の半導体装置は、第１の方向及び前記第１の方向に垂直な第２の方向に平行な第１の面と、前記第１の面に平行な第２の面と、を有する炭化珪素層と、前記炭化珪素層の中に存在し、前記炭化珪素層の前記第１の面の側に位置し、前記第１の方向に延伸し、第１の側面と、第２の側面とを有する第１のトレンチと、前記第１のトレンチの中に位置する第１のゲート電極と、前記第１のゲート電極と前記炭化珪素層との間に位置する第１のゲート絶縁層と、前記炭化珪素層の中に位置するｎ型の第１の炭化珪素領域と、前記炭化珪素層の中に位置し、前記第１の炭化珪素領域と前記第１の面との間に位置し、前記第１のトレンチの前記第１の面からの深さよりも前記第１の面からの深さが浅いｐ型の第２の炭化珪素領域と、前記炭化珪素層の中に位置し、前記第２の炭化珪素領域と前記第１の面との間に位置し、前記第１の側面に接する第１の領域と、前記第２の側面に接する第２の領域とを含み、前記第２の方向の幅が第１の幅であるｎ型の第３の炭化珪素領域と、前記炭化珪素層の中に位置し、前記第３の炭化珪素領域と前記第１の面との間に位置し、前記第１の側面及び前記第１の領域に接する第３の領域と、前記第２の側面及び前記第２の領域に接する第４の領域とを含み、前記第２の方向の幅が前記第１の幅よりも小さい第２の幅であるｎ型の第４の炭化珪素領域と、前記炭化珪素層に対し、前記第１の面の側に位置し、前記第４の炭化珪素領域に接する第１の電極と、前記炭化珪素層に対し、前記第２の面の側に位置する第２の電極と、前記第１のゲート電極と前記第１の電極との間に設けられた層間絶縁層と、を備える。
第１の実施形態の半導体装置の模式断面図。 第１の実施形態の半導体装置の模式断面図。 第１の実施形態の半導体装置の拡大模式断面図。 第１の実施形態の半導体装置のｎ型不純物濃度のプロファイルを示す図。 第１の実施形態の半導体装置の製造方法の一例を示す模式断面図。 第１の実施形態の半導体装置の製造方法の一例を示す模式断面図。 第１の実施形態の半導体装置の製造方法の一例を示す模式断面図。 第１の実施形態の半導体装置の製造方法の一例を示す模式断面図。 第１の実施形態の半導体装置の製造方法の一例を示す模式断面図。 第１の実施形態の半導体装置の製造方法の一例を示す模式断面図。 第１の実施形態の半導体装置の製造方法の一例を示す模式断面図。 第１の実施形態の半導体装置の製造方法の一例を示す模式断面図。 第１の実施形態の半導体装置の製造方法の一例を示す模式断面図。 第１の実施形態の半導体装置の製造方法の一例を示す模式断面図。 第１の実施形態の半導体装置の製造方法の一例を示す模式断面図。 第１の実施形態の半導体装置の製造方法の一例を示す模式断面図。 第１の実施形態の半導体装置の製造方法の一例を示す模式断面図。 第１の実施形態の半導体装置の製造方法の一例を示す模式断面図。 第１の実施形態の半導体装置の製造方法の一例を示す模式断面図。 第１の実施形態の半導体装置の製造方法の一例を示す模式断面図。 第１の実施形態の変形例の半導体装置の模式断面図。 第２の実施形態の半導体装置の模式断面図。 第２の実施形態の半導体装置の模式断面図。 第２の実施形態の半導体装置の拡大模式断面図。 第２の実施形態の半導体装置の製造方法の一例を示す模式断面図。 第２の実施形態の半導体装置の製造方法の一例を示す模式断面図。 第２の実施形態の半導体装置の製造方法の一例を示す模式断面図。 第２の実施形態の半導体装置の製造方法の一例を示す模式断面図。 第２の実施形態の半導体装置の製造方法の一例を示す模式断面図。 第２の実施形態の半導体装置の製造方法の一例を示す模式断面図。 第２の実施形態の半導体装置の製造方法の一例を示す模式断面図。 第２の実施形態の半導体装置の製造方法の一例を示す模式断面図。 第２の実施形態の半導体装置の製造方法の一例を示す模式断面図。 第２の実施形態の半導体装置の製造方法の一例を示す模式断面図。 第２の実施形態の半導体装置の製造方法の一例を示す模式断面図。 第２の実施形態の半導体装置の製造方法の一例を示す模式断面図。 第２の実施形態の半導体装置の製造方法の一例を示す模式断面図。 第２の実施形態の半導体装置の製造方法の一例を示す模式断面図。 第２の実施形態の半導体装置の製造方法の一例を示す模式断面図。 第２の実施形態の変形例の半導体装置の模式断面図。 第３の実施形態の駆動装置の模式図。 第４の実施形態の車両の模式図。 第５の実施形態の車両の模式図。 第６の実施形態の昇降機の模式図。
以下、図面を参照しつつ本発明の実施形態を説明する。なお、以下の説明では、同一又は類似の部材等には同一の符号を付し、一度説明した部材等については適宜その説明を省略する。
また、以下の説明において、ｎ＋、ｎ、ｎ－及び、ｐ＋、ｐ、ｐ－の表記を用いる場合、これらの表記は、各導電型における不純物濃度の相対的な高低を表す。すなわちｎ＋はｎよりもｎ型の不純物濃度が相対的に高く、ｎ－はｎよりもｎ型の不純物濃度が相対的に低いことを示す。また、ｐ＋はｐよりもｐ型の不純物濃度が相対的に高く、ｐ－はｐよりもｐ型の不純物濃度が相対的に低いことを示す。なお、ｎ＋型、ｎ－型を単にｎ型、ｐ＋型、ｐ－型を単にｐ型と記載する場合もある。
不純物濃度は、例えば、Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ（ＳＩＭＳ）により測定することが可能である。また、不純物濃度の相対的な高低は、例えば、Ｓｃａｎｎｉｎｇ Ｃａｐａｃｉｔａｎｃｅ Ｍｉｃｒｏｓｃｏｐｙ（ＳＣＭ）で求められるキャリア濃度の高低から判断することも可能である。また、不純物領域の幅や深さ等の距離は、例えば、ＳＩＭＳで求めることが可能である。また。不純物領域の幅や深さ等の距離は、例えば、ＳＣＭ像から求めることが可能である。
トレンチの幅、トレンチの間隔、トレンチの深さ、絶縁層の厚さ等は、例えば、Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ（ＴＥＭ）の画像上で計測することが可能である。
本明細書中、特定の領域の不純物濃度とは、別段の定義がない場合は、該当する領域の中央部の不純物濃度で代表させる。
（第１の実施形態）
第１の実施形態の半導体装置は、第１の方向及び第１の方向に垂直な第２の方向に平行な第１の面と、第１の面に平行な第２の面と、を有する炭化珪素層と、炭化珪素層の中に存在し、炭化珪素層の第１の面の側に位置し、第１の方向に延伸し、第１の側面と、第２の側面とを有する第１のトレンチと、第１のトレンチの中に位置する第１のゲート電極と、第１のゲート電極と炭化珪素層との間に位置する第１のゲート絶縁層と、炭化珪素層の中に位置するｎ型の第１の炭化珪素領域と、炭化珪素層の中に位置し、第１の炭化珪素領域と第１の面との間に位置し、第１のトレンチの第１の面からの深さよりも第１の面からの深さが浅いｐ型の第２の炭化珪素領域と、炭化珪素層の中に位置し、第２の炭化珪素領域と第１の面との間に位置し、第１の側面に接する第１の領域と、第２の側面に接する第２の領域とを含み、第２の方向の幅が第１の幅であるｎ型の第３の炭化珪素領域と、炭化珪素層の中に位置し、第３の炭化珪素領域と第１の面との間に位置し、第１の側面及び第１の領域に接する第３の領域と、第２の側面及び第２の領域に接する第４の領域とを含み、第２の方向の幅が第１の幅よりも小さい第２の幅であるｎ型の第４の炭化珪素領域と、炭化珪素層に対し、第１の面の側に位置し、第４の炭化珪素領域に接する第１の電極と、炭化珪素層に対し、第２の面の側に位置する第２の電極と、第１のゲート電極と第１の電極との間に設けられた層間絶縁層と、を備える。
また、第１の実施形態の半導体装置は、炭化珪素層の中に存在し、炭化珪素層の第１の面の側に位置し、第１の方向に延伸し、第１のトレンチに対し第２の方向に位置し、第２の側面に対向する第３の側面と、第４の側面とを有する第２のトレンチと、第２のトレンチの中に位置する第２のゲート電極と、第２のゲート電極と炭化珪素層との間に位置する第２のゲート絶縁層と、炭化珪素層の中に位置し、第２の炭化珪素領域と第１の面との間に位置し、第３の側面に接する第５の領域と、第４の側面に接する第６の領域とを含み、第２の方向の幅が第３の幅であるｎ型の第５の炭化珪素領域と、炭化珪素層の中に位置し、第５の炭化珪素領域と第１の面との間に位置し、第３の側面及び第５の領域に接する第７の領域と、第４の側面及び第６の領域に接する第８の領域とを含み、第２の方向の幅が第３の幅よりも小さい第４の幅であるｎ型の第６の炭化珪素領域と、を更に備える。そして、第３の炭化珪素領域と第５の炭化珪素領域との間に、第２の炭化珪素領域が位置する。
図１は、第１の実施形態の半導体装置の模式断面図である。第１の実施形態の半導体装置は、炭化珪素を用いたトレンチゲート型の縦型ＭＯＳＦＥＴ１００である。ＭＯＳＦＥＴ１００は、電子をキャリアとするｎチャネル型のＭＯＳＦＥＴである。
図２は、第１の実施形態の半導体装置の模式断面図である。図２は、図１のＦｘ面における断面図である。図１は、図２のＡＡ’断面である。
図３は、第１の実施形態の半導体装置の拡大模式断面図である。図３は、図１の一部を拡大した図である。
ＭＯＳＦＥＴ１００は、炭化珪素層１０、第１のトレンチ１１、第１のゲート電極１２、第１のゲート絶縁層１３、第２のトレンチ２１、第２のゲート電極２２、第２のゲート絶縁層２３、ソース電極４１（第１の電極）、ドレイン電極４２（第２の電極）、層間絶縁層４３を備える。
以下、第１のトレンチ１１及び第２のトレンチ２１を総称して、トレンチと記載する場合がある。また、第１のゲート電極１２及び第２のゲート電極２２を総称して、ゲート電極と記載する場合がある。また、第１のゲート絶縁層１３及び第２のゲート絶縁層２３を総称して、ゲート絶縁層と記載する場合がある。
炭化珪素層１０の中には、ｎ＋型のドレイン領域５０、ｎ－型のドリフト領域５１（第１の炭化珪素領域）、ｐ型のボディ領域５２（第２の炭化珪素領域）、ｎ＋型の第１の下部ソース領域５３ａ（第３の炭化珪素領域）、ｎ＋型の第２の下部ソース領域５３ｂ（第５の炭化珪素領域）、ｎ＋型の第１の上部ソース領域５４ａ（第４の炭化珪素領域）、ｎ＋型の第２の上部ソース領域５４ｂ（第６の炭化珪素領域）、ｐ＋型のコンタクト領域５５（第７の炭化珪素領域）、及びｐ＋型の電界緩和領域５６が設けられる。
以下、第１の下部ソース領域５３ａ及び第２の下部ソース領域５３ｂを総称して、下部ソース領域５３と記載する場合がある。また、第１の上部ソース領域５４ａ及び第２の上部ソース領域５４ｂを総称して、上部ソース領域５４と称する場合がある。
炭化珪素層１０は、単結晶のＳｉＣである。炭化珪素層１０は、例えば、４Ｈ－ＳｉＣである。
炭化珪素層１０は、第１の面（図１中“Ｆ１”）と第２の面（図１中“Ｆ２”）とを備える。第１の面Ｆ１と第２の面Ｆ２は対向する。第１の面Ｆ１と第２の面Ｆ２は平行である。以下、第１の面Ｆ１を表面、第２の面Ｆ２を裏面とも称する。なお、以下、「深さ」とは、第１の面Ｆ１を基準とした第２の面Ｆ２に向かう方向の深さを意味する。
図１ないし図３中、第１の方向及び第２の方向は第１の面Ｆ１に対して平行な方向である。また、第２の方向は第１の方向に対して垂直な方向である。
図１ないし図３中、第３の方向は、第１の方向及び第２の方向に垂直な方向である。第３の方向は、第１の面Ｆ１から第２の面Ｆ２に向かう方向である。以下、第３の方向を深さ方向と称する場合がある。
第１の面Ｆ１は、例えば、（０００１）面に対し０度以上８度以下傾斜した面である。すなわち、法線が［０００１］方向のｃ軸に対し０度以上８度以下傾斜した面である。言い換えれば、（０００１）面に対するオフ角が０度以上８度以下である。また、第２の面Ｆ２は、例えば、（０００－１）面に対し０度以上８度以下傾斜した面である。
（０００１）面はシリコン面と称される。（０００－１）面はカーボン面と称される。第１の面Ｆ１及び第２の面Ｆ２の傾斜方向は、例えば、［１１－２０］方向である。［１１－２０］方向は、ａ軸方向である。図１では、例えば、図中に示す第２の方向がａ軸方向である。
第１のトレンチ１１及び第２のトレンチ２１は、炭化珪素層１０の中に存在する。第１のトレンチ１１及び第２のトレンチ２１は、炭化珪素層１０の表面側に位置する。第１のトレンチ１１及び第２のトレンチ２１は、図２に示すように第１の方向に延伸する。
第１のトレンチ１１及び第２のトレンチ２１の第２の方向の幅は、例えば、第１のトレンチ１１と第２のトレンチ２１との間の距離よりも小さい。
第１のトレンチ１１及び第２のトレンチ２１の第２の方向の幅は、例えば、０．３μｍ以上１μｍ以下である。第１のトレンチ１１と第２のトレンチ２１との間の距離は、例えば、０．５μｍ以上２μｍ以下である。第１のトレンチ１１及び第２のトレンチ２１の深さは、例えば、１μｍ以上３μｍ以下である。
第１のトレンチ１１及び第２のトレンチ２１を含む複数のトレンチが、第２の方向に繰り返し配置される。複数のトレンチの第２の方向の繰り替えしピッチは、例えば、１μｍ以上５μｍ以下である。
第１のトレンチ１１は、第１の側面１１ａと、第２の側面１１ｂと、第１の底面１１ｃを有する。第１の底面１１ｃは、第１の側面１１ａと第２の側面１１ｂの間に設けられる。
第１のゲート電極１２は、第１のトレンチ１１の中に設けられる。第１のゲート電極１２は、ソース電極４１とドレイン電極４２との間に設けられる。第１のゲート電極１２は、第１の方向に延伸する。
第１のゲート絶縁層１３は、第１のゲート電極１２と炭化珪素層１０との間に設けられる。第１のゲート絶縁層１３は、第１の下部ソース領域５３ａ、ボディ領域５２、ドリフト領域５１、及び、電界緩和領域５６の各領域と、第１のゲート電極１２との間に設けられる。
第２のトレンチ２１は、第３の側面２１ａと、第４の側面２１ｂと、第２の底面２１ｃを有する。第２の底面２１ｃは、第３の側面２１ａと第４の側面２１ｂの間に設けられる。第３の側面２１ａは、第２の側面１１ｂに対向する。
第２のゲート電極２２は、第２のトレンチ２１の中に設けられる。第２のゲート電極２２は、ソース電極４１とドレイン電極４２との間に設けられる。第２のゲート電極２２は、第１の方向に延伸する。
第２のゲート絶縁層２３は、第２のゲート電極２２と炭化珪素層１０との間に設けられる。第２のゲート絶縁層２３は、第２の下部ソース領域５３ｂ、ボディ領域５２、ドリフト領域５１、及び、電界緩和領域５６の各領域と、第２のゲート電極２２との間に設けられる。
第１のゲート電極１２及び第２のゲート電極２２は、導電層である。第１のゲート電極１２及び第２のゲート電極２２は、例えば、ｐ型不純物又はｎ型不純物を含む多結晶質シリコンである。
第１のゲート絶縁層１３及び第２のゲート絶縁層２３は、例えば、シリコン酸化膜である。第１のゲート絶縁層１３及び第２のゲート絶縁層２３には、例えば、Ｈｉｇｈ－ｋ絶縁膜（ＨｆＳｉＯＮ，ＺｒＳｉＯＮ，ＡｌＯＮなどの高誘電率絶縁膜）が適用可能である。また、第１のゲート絶縁層１３及び第２のゲート絶縁層２３には、例えば、シリコン酸化膜（ＳｉＯ２）とＨｉｇｈ－Ｋ絶縁膜との積層膜も適用可能である。
層間絶縁層４３は、第１のゲート電極１２の上、及び、第２のゲート電極２２の上に設けられる。層間絶縁層４３は、第１のゲート電極１２とソース電極４１との間、及び、第２のゲート電極２２とソース電極４１との間に設けられる。
層間絶縁層４３とソース電極４１との界面の少なくとも一部は、第１のトレンチ１１の中に位置する。層間絶縁層４３とソース電極４１との界面の少なくとも一部は、第２のトレンチ２１の中に位置する。
層間絶縁層４３は、例えば、シリコン酸化膜である。
ソース電極４１は、炭化珪素層１０の表面側に設けられる。ソース電極４１は、炭化珪素層１０の表面上に設けられる。ソース電極４１は、ボディ領域５２、上部ソース領域５４、下部ソース領域５３、及びコンタクト領域５５に電気的に接続される。ソース電極４１は、上部ソース領域５４、及びコンタクト領域５５に接する。
ソース電極４１は、第１のトレンチ１１の第１の側面１１ａ及び第２の側面１１ｂに接する。ソース電極４１は、第１の側面１１ａにおいて、第１の上部ソース領域５４ａの第３の領域５４ａｘに接する。ソース電極４１は、第２の側面１１ｂにおいて、第１の上部ソース領域５４ａの第４の領域５４ａｙに接する。
ソース電極４１は、第２のトレンチ２１の第３の側面２１ａ及び第４の側面２１ｂに接する。ソース電極４１は、第３の側面２１ａにおいて、第２の上部ソース領域５４ｂの第７の領域５４ｂｘに接する。ソース電極４１は、第４の側面２１ｂにおいて、第２の上部ソース領域５４ｂの第８の領域５４ｂｙに接する。
ソース電極４１は、金属を含む。ソース電極４１を形成する金属は、例えば、チタン（Ｔｉ）とアルミニウム（Ａｌ）の積層構造である。ソース電極４１は、炭化珪素層１０に接する金属シリサイドや金属カーバイドを含んでも構わない。
ドレイン電極４２は、炭化珪素層１０の裏面側に設けられる。ドレイン電極４２は、炭化珪素層１０の裏面上に設けられる。ドレイン電極４２は、ドレイン領域５０に接する。
ドレイン電極４２は、例えば、金属又は金属半導体化合物である。ドレイン電極４２は、例えば、ニッケルシリサイド（ＮｉＳｉ）、チタン（Ｔｉ）、ニッケル（Ｎｉ）、銀（Ａｇ）、及び、金（Ａｕ）から成る群から選ばれる材料を含む。
ｎ＋型のドレイン領域５０は、炭化珪素層１０の裏面側に設けられる。ドレイン領域５０は、例えば、窒素（Ｎ）をｎ型不純物として含む。ドレイン領域５０のｎ型不純物濃度は、例えば、１×１０１８ｃｍ－３以上１×１０２１ｃｍ－３以下である。
ｎ－型のドリフト領域５１は、ドレイン領域５０上に設けられる。ドリフト領域５１は、ドレイン領域５０と炭化珪素層１０の表面との間に設けられる。
ドリフト領域５１は、例えば、窒素（Ｎ）をｎ型不純物として含む。ドリフト領域５１のｎ型不純物濃度は、例えば、４×１０１４ｃｍ－３以上１×１０１８ｃｍ－３以下である。ドリフト領域５１の第３の方向の厚さは、例えば、４μｍ以上１５０μｍ以下である。
ｐ型のボディ領域５２は、ドリフト領域５１と炭化珪素層１０の表面との間に設けられる。ボディ領域５２は、第１のトレンチ１１と第２のトレンチ２１との間に設けられる。ボディ領域５２は、第１の側面１１ａ、第２の側面１１ｂ、第３の側面２１ａ、及び第４の側面２１ｂに接する。
ボディ領域５２はＭＯＳＦＥＴ１００のチャネル領域として機能する。例えば、ＭＯＳＦＥＴ１００のオン動作時に、ボディ領域５２のゲート絶縁層と接する領域に電子が流れるチャネルが形成される。
ボディ領域５２の深さは、第１のトレンチ１１の炭化珪素層１０の表面からの深さよりも深い。第１のトレンチ１１は、ボディ領域５２を貫通している。ボディ領域５２の深さは、第２のトレンチ２１の炭化珪素層１０の表面からの深さよりも深い。第２のトレンチ２１は、ボディ領域５２を貫通している。ボディ領域５２の深さは、例えば、０．８μｍ以上２．０μｍ以下である。
ボディ領域５２は、例えば、アルミニウム（Ａｌ）をｐ型不純物として含む。ボディ領域５２のｐ型不純物濃度は、例えば、５×１０１６ｃｍ－３以上５×１０１８ｃｍ－３以下である。
ｎ＋型の第１の下部ソース領域５３ａは、ボディ領域５２と炭化珪素層１０の表面との間に設けられる。第１の下部ソース領域５３ａは、第１の方向に延びる。
第１の下部ソース領域５３ａは、第１の領域５３ａｘ及び第２の領域５３ａｙを含む。第１の領域５３ａｘと第２の領域５３ａｙとの間に第１のトレンチ１１が位置する。第１の領域５３ａｘの第２の方向に第２の領域５３ａｙが位置する。
第１の領域５３ａｘは、第１のトレンチ１１の第１の側面１１ａに接する。第２の領域５３ａｙは、第１のトレンチ１１の第２の側面１１ｂに接する。
第１の下部ソース領域５３ａは、窒素（Ｎ）又はリン（Ｐ）をｎ型不純物として含む。第１の下部ソース領域５３ａのｎ型不純物濃度は、例えば、１×１０１９ｃｍ－３以上１×１０２１ｃｍ－３以下である。
第１の下部ソース領域５３ａの深さは、ボディ領域５２の深さよりも浅い。第１の下部ソース領域５３ａの深さは、例えば、０．４μｍ以上１．０μｍ以下である。ドリフト領域５１と第１の下部ソース領域５３ａとの間の距離は、例えば、０．１μｍ以上０．９μｍ以下である。
ｎ＋型の第２の下部ソース領域５３ｂは、ボディ領域５２と炭化珪素層１０の表面との間に設けられる。第２の下部ソース領域５３ｂは、第１の方向に延びる。
第２の下部ソース領域５３ｂは、第１の下部ソース領域５３ａの第２の方向に設けられる。第１の下部ソース領域５３ａと第２の下部ソース領域５３ｂとの間に、ボディ領域５２が位置する。
第２の下部ソース領域５３ｂは、第５の領域５３ｂｘ及び第６の領域５３ｂｙを含む。第５の領域５３ｂｘと第６の領域５３ｂｙとの間に第２のトレンチ２１が位置する。第５の領域５３ｂｘの第２の方向に第６の領域５３ｂｙが位置する。
第５の領域５３ｂｘは、第２のトレンチ２１の第３の側面２１ａに接する。第６の領域５３ｂｙは、第２のトレンチ２１の第４の側面２１ｂに接する。
第２の下部ソース領域５３ｂは、窒素（Ｎ）又はリン（Ｐ）をｎ型不純物として含む。第２の下部ソース領域５３ｂのｎ型不純物濃度は、例えば、１×１０１９ｃｍ－３以上１×１０２１ｃｍ－３以下である。
第２の下部ソース領域５３ｂの深さは、ボディ領域５２の深さよりも浅い。第２の下部ソース領域５３ｂの深さは、例えば、０．１μｍ以上０．３μｍ以下である。ドリフト領域５１と第２の下部ソース領域５３ｂとの間の距離は、例えば、０．１μｍ以上０．９μｍ以下である。
ｎ＋型の第１の上部ソース領域５４ａは、第１の下部ソース領域５３ａと炭化珪素層１０の表面との間に設けられる。第１の上部ソース領域５４ａは、第１の方向に延びる。
第１の上部ソース領域５４ａは、第３の領域５４ａｘ及び第４の領域５４ａｙを含む。第３の領域５４ａｘと第４の領域５４ａｙとの間に第１のトレンチ１１が位置する。第３の領域５４ａｘの第２の方向に第４の領域５４ａｙが位置する。
第３の領域５４ａｘは、第１のトレンチ１１の第１の側面１１ａに接する。第３の領域５４ａｘは、第１の領域５３ａｘに接する。第４の領域５４ａｙは、第１のトレンチ１１の第２の側面１１ｂに接する。第４の領域５４ａｙは、第２の領域５３ａｙに接する。
第１の上部ソース領域５４ａは、ソース電極４１と接する。第１の上部ソース領域５４ａは、第１のトレンチ１１の側面でソース電極４１と接する。
第３の領域５４ａｘは、第１のトレンチ１１の第１の側面１１ａでソース電極４１と接する。第４の領域５４ａｙは、第１のトレンチ１１の第２の側面１１ｂでソース電極４１と接する。
第１の上部ソース領域５４ａは、窒素（Ｎ）又はリン（Ｐ）をｎ型不純物として含む。第１の上部ソース領域５４ａのｎ型不純物濃度は、例えば、１×１０１９ｃｍ－３以上１×１０２１ｃｍ－３以下である。
ｎ＋型の第２の上部ソース領域５４ｂは、第２の下部ソース領域５３ｂと炭化珪素層１０の表面との間に設けられる。第２の上部ソース領域５４ｂは、第１の方向に延びる。
第２の上部ソース領域５４ｂは、第７の領域５４ｂｘ及び第８の領域５４ｂｙを含む。第７の領域５４ｂｘと第８の領域５４ｂｙとの間に第２のトレンチ２１が位置する。第７の領域５４ｂｘの第２の方向に第８の領域５４ｂｙが位置する。
第７の領域５４ｂｘは、第２のトレンチ２１の第３の側面２１ａに接する。第７の領域５４ｂｘは、第５の領域５３ｂｘに接する。第８の領域５４ｂｙは、第２のトレンチ２１の第４の側面２１ｂに接する。第８の領域５４ｂｙは、第６の領域５３ｂｙに接する。
第２の上部ソース領域５４ｂは、ソース電極４１と接する。第２の上部ソース領域５４ｂは、第２のトレンチ２１の側面でソース電極４１と接する。
第７の領域５４ｂｘは、第２のトレンチ２１の第３の側面２１ａでソース電極４１と接する。第８の領域５４ｂｙは、第２のトレンチ２１の第４の側面２１ｂでソース電極４１と接する。
第２の上部ソース領域５４ｂは、窒素（Ｎ）又はリン（Ｐ）をｎ型不純物として含む。第２の上部ソース領域５４ｂのｎ型不純物濃度は、例えば、１×１０１９ｃｍ－３以上１×１０２１ｃｍ－３以下である。
第２の上部ソース領域５４ｂは、第１の上部ソース領域５４ａの第２の方向に設けられる。第１の上部ソース領域５４ａと第２の上部ソース領域５４ｂとの間に、ボディ領域５２が位置する。
第１の上部ソース領域５４ａの第２の方向の第２の幅（図３中のｗ２）は、第１の下部ソース領域５３ａの第２の方向の第１の幅（図３中のｗ１）よりも小さい。言い換えれば、第１の下部ソース領域５３ａの第２の方向の第１の幅（図３中のｗ１）は、第１の上部ソース領域５４ａの第２の方向の第２の幅（図３中のｗ２）よりも大きい。第１の下部ソース領域５３ａの第２の方向の第１の幅（図３中のｗ１）と第１の上部ソース領域５４ａの第２の方向の第２の幅（図３中のｗ２）の差は、例えば、０．１μｍ以上である。
第３の領域５４ａｘの第２の方向の幅（図３中のｗ４）は、例えば、第１の領域５３ａｘの第２の方向の幅（図３中のｗ３）よりも小さい。言い換えれば、第１の領域５３ａｘの第２の方向の幅（図３中のｗ３）は、例えば、第３の領域５４ａｘの第２の方向の幅（図３中のｗ４）よりも大きい。
また、第４の領域５４ａｙの第２の方向の幅（図３中のｗ６）は、例えば、第２の領域５３ａｙの第２の方向の幅（図３中のｗ５）よりも小さい。言い換えれば、第２の領域５３ａｙの第２の方向の幅（図３中のｗ５）は、例えば、第４の領域５４ａｙの第２の方向の幅（図３中のｗ６）よりも大きい。
第２の上部ソース領域５４ｂの第２の方向の第４の幅は、第２の下部ソース領域５３ｂの第２の方向の第３の幅よりも小さい。言い換えれば、第２の下部ソース領域５３ｂの第２の方向の第３の幅は、第２の上部ソース領域５４ｂの第２の方向の第４の幅よりも大きい。第２の下部ソース領域５３ｂの第２の方向の第３の幅と、第２の上部ソース領域５４ｂの第２の方向の第４の幅の差は、例えば、０．１μｍ以上である。
第７の領域５４ｂｘの第２の方向の幅は、例えば、第５の領域５３ｂｘの第２の方向の幅よりも小さい。また、第８の領域５４ｂｙの第２の方向の幅は、第６の領域５３ｂｙの第２の方向の幅よりも小さい。
図４は、第１の実施形態の半導体装置のｎ型不純物濃度のプロファイルを示す図である。図４は、炭化珪素層１０の上部ソース領域５４、下部ソース領域５３、及びボディ領域５２を含む部分の、第１の面Ｆ１から第２の面Ｆ２に向かう方向のｎ型不純物プロファイルである。具体的には、図３の点線矢印で示す部分のｎ型不純物プロファイルである。
例えば、ＭＯＳＦＥＴ１００では、図４に示すように、上記ｎ型不純物プロファイルにおいて、ボディ領域５２の側の裾のプロファイルの標準偏差（ΔＲｐ）が０．０８μｍ以下である。ボディ領域５２の側の裾のプロファイルの標準偏差（ΔＲｐ）は、裾のプロファイルをＰｅａｒｓｏｎ分布にフィッティングさせることで求めることが可能である。
ｐ＋型のコンタクト領域５５は、ボディ領域５２と炭化珪素層１０の表面との間に設けられる。コンタクト領域５５は、ソース電極４１と接する。
コンタクト領域５５は、例えば、アルミニウム（Ａｌ）をｐ型不純物として含む。コンタクト領域５５のｐ型不純物濃度は、例えば、ボディ領域５２のｐ型不純物濃度よりも高い。
コンタクト領域５５のｐ型不純物濃度は、例えば、１×１０１８ｃｍ－３以上１×１０２１ｃｍ－３以下である。また、コンタクト領域５５のソース電極４１とのコンタクト部分のｐ型不純物濃度は、例えば、１×１０１９ｃｍ－３以上１×１０２１ｃｍ－３以下である。
ｐ＋型の電界緩和領域５６は、ドリフト領域５１と第１のトレンチ１１との間にけられる。電界緩和領域５６は、ドリフト領域５１と第１の底面１１ｃとの間に設けられる。電界緩和領域５６は、第１の底面１１ｃに接する。
電界緩和領域５６は、ドリフト領域５１と第２のトレンチ２１との間に設けられる。電界緩和領域５６は、ドリフト領域５１と第２の底面２１ｃとの間に設けられる。電界緩和領域５６は、第２の底面２１ｃに接する。
電界緩和領域５６は、例えば、アルミニウム（Ａｌ）をｐ型不純物として含む。電界緩和領域５６のｐ型不純物濃度は、例えば、ボディ領域５２のｐ型不純物濃度よりも高い。電界緩和領域５６のｐ型不純物濃度は、例えば、１×１０１７ｃｍ－３以上１×１０２０ｃｍ－３以下である。
電界緩和領域５６の電位は、例えば、ソース電極４１の電位に固定される。電界緩和領域５６の電位は、例えば、ソース電位に固定される。電界緩和領域５６は、トレンチの底部のゲート絶縁層に印加される電界を緩和させる機能を有する。
第１の実施形態の半導体装置の製造方法は、ｎ型の第１の炭化珪素層に、ｐ型不純物をイオン注入してｐ型の第１の領域を形成し、第１の炭化珪素層の上に、第１の領域が露出する第１の開口部を有する第１のマスク材を形成し、第１のマスク材をマスクに、第１の開口部から第１の領域にｎ型不純物をイオン注入して、第１の領域より深さの浅いｎ型の第２の領域を形成し、第１のマスク材を剥離し、第１の炭化珪素層の上に、エピタキシャル成長法を用いてｐ型の第２の炭化珪素層を形成し、第２の炭化珪素層の上に、第２の領域の上部の第２の炭化珪素層が露出する第２の開口部を有する第２のマスク材を形成し、第２のマスク材をマスクに、第２の開口部から第２の炭化珪素層にｎ型不純物をイオン注入して、第２の領域に接するｎ型の第３の領域を形成し、第２の開口部に側壁を形成し、第２のマスク材及び側壁をマスクに、第３の領域、第２の領域、及び第１の領域を貫通するトレンチを形成し、トレンチの中にゲート絶縁層を形成し、トレンチの中のゲート絶縁層の上に、上面がトレンチの中に位置するゲート電極を形成する。
以下、第１の実施形態の半導体装置の製造方法の一例について説明する。
図５、図６、図７、図８、図９、図１０、図１１、図１２、図１３、図１４、図１５、図１６、図１７、図１８、図１９、及び図２０は、第１の実施形態の半導体装置の製造方法の一例を示す模式断面図である。図５、図６、図７、図８、図９、図１０、図１１、図１２、図１３、図１４、図１５、図１６、図１７、図１８図１９、及び図２０は、図１に相当する断面図である。
最初に、ｎ＋型のドレイン領域５０、及び、ドレイン領域５０の上にエピタキシャル成長法を用いて形成されたｎ－型の第１のエピタキシャル層６０を有する炭化珪素層１０を準備する（図５）。第１のエピタキシャル層６０は、第１の炭化珪素層の一例である。第１のエピタキシャル層６０の一部は、最終的に、ドリフト領域５１となる。
次に、第１のエピタキシャル層６０に、ｐ型不純物をイオン注入し、ｐ型のボディ領域５２を形成する（図６）。ボディ領域５２は、第１の領域の一例である。ｐ型不純物は、例えば、アルミニウム（Ａｌ）である。なお、ボディ領域５２をエピタキシャル成長法を用いて形成することも可能である。
次に、第１のエピタキシャル層６０の上に第１のマスク材６１を形成する（図７）。第１のマスク材６１は、第１の開口部６１ａを有する。第１の開口部６１ａにおいて、ボディ領域５２が露出する。
第１のマスク材６１は、例えば、Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ法（ＣＶＤ法）による膜の堆積、リソグラフィ法、及び、反応性イオンエッチング法（ＲＩＥ法）を用いた膜のパターニングにより形成される。第１のマスク材６１は、例えば、シリコン酸化膜である。
次に、第１のマスク材６１をマスクに、第１の開口部６１ａからボディ領域５２に、ｎ型不純物をイオン注入し、ｎ＋型の下部ソース領域５３を形成する（図８）。下部ソース領域５３は、第２の領域の一例である。下部ソース領域５３は、ボディ領域５２よりも浅い。ｎ型不純物は、例えば、リン（Ｐ）又は窒素（Ｎ）である。
下部ソース領域５３を形成する際に、イオン注入するｎ型不純物がリン（Ｐ）の場合、例えば、１００ｋｅＶ以上３５０ｋｅＶ以下の加速エネルギーでイオン注入を行う。また、イオン注入するｎ型不純物が窒素（Ｎ）の場合、例えば、１００ｋｅＶ以上４５０ｋｅＶ以下の加速エネルギーでイオン注入を行う。
次に、第１のマスク材６１を剥離する。第１のマスク材６１は、例えば、ウェットエッチング法により剥離する。
次に、第１のエピタキシャル層６０の上に、エピタキシャル成長法を用いてｐ型の第２のエピタキシャル層７０を形成する（図９）。第２のエピタキシャル層７０は、第２の炭化珪素層の一例である。なお、例えば、エピタキシャル成長法を用いてｎ型のエピタキシャル層を形成した後、ｐ型不純物をイオン注入することで、ｐ型の第２のエピタキシャル層を形成することも可能である。
次に、第２のエピタキシャル層７０にｐ型不純物をイオン注入し、ｐ＋型のコンタクト領域５５を形成する（図１０）。コンタクト領域５５は、第４の領域の一例である。ｐ型不純物は、例えば、アルミニウム（Ａｌ）である。
次に、第２のエピタキシャル層７０の上に第２のマスク材６２を形成する（図１１）。第２のマスク材６２は、第２の開口部６２ａを有する。第２の開口部６２ａにおいて、下部ソース領域５３の上部の第２のエピタキシャル層７０が露出する。第２の開口部６２ａの第２の方向の幅は、下部ソース領域５３の第２の方向の幅よりも小さい。
第２のマスク材６２は、例えば、ＣＶＤ法による膜の堆積、リソグラフィ法、及び、ＲＩＥ法を用いた膜のパターニングにより形成される。第２のマスク材６２は、例えば、シリコン酸化膜である。
次に、第２のマスク材６２をマスクにコンタクト領域５５を貫通する凹部７１を形成する（図１２）。凹部７１は、例えばＲＩＥ法により形成する。
次に、第２のマスク材６２をマスクに第２の開口部６２ａから第２のエピタキシャル層７０にｎ型不純物をイオン注入して、ｎ＋型の上部ソース領域５４を形成する（図１３）。上部ソース領域５４は、第３の領域の一例である。上部ソース領域５４は、下部ソース領域５３に接する。上部ソース領域５４は、下部ソース領域５３よりも浅い。ｎ型不純物は、例えば、リン（Ｐ）又は窒素（Ｎ）である。
次に、第２のマスク材６２の第２の開口部６２ａに側壁６３を形成する（図１４）。側壁６３は、例えば、シリコン酸化膜である。
次に、第２のマスク材６２及び側壁６３をマスクに、トレンチ７２を形成する（図１５）。トレンチ７２は、上部ソース領域５４、下部ソース領域５３、及びボディ領域５２を貫通する。トレンチ７２は、例えば、ＲＩＥ法により形成する。
上部ソース領域５４及び下部ソース領域５３は、トレンチ７２により、左右に分割される。上部ソース領域５４及び下部ソース領域５３は、トレンチを挟んだ２つの領域に分割される。
次に、第２のマスク材６２及び側壁６３をマスクに、ｐ型不純物をイオン注入し、ｐ＋型の電界緩和領域５６を形成する（図１６）。電界緩和領域５６は、トレンチ７２の底部に形成される。ｐ型不純物は、例えば、アルミニウム（Ａｌ）である。
次に、第２のマスク材６２及び側壁６３を剥離する。第２のマスク材６２及び側壁６３は、例えば、ウェットエッチング法により剥離する。
次に、トレンチ７２の中に、ゲート絶縁層７３を形成する。次に、トレンチ７２の中のゲート絶縁層７３の上にゲート電極７４を形成する（図１７）。ゲート電極７４の上面はトレンチ７２の中に位置する。
ゲート絶縁層７３は、例えば、シリコン酸化膜である。ゲート電極７４は、例えば、ｐ型不純物又はｎ型不純物を含む多結晶質シリコンである。ゲート絶縁層７３及びゲート電極７４は、例えば、ＣＶＤ法により形成される。
次に、トレンチ７２の中を埋め込み絶縁層７５で埋め込む（図１８）。埋め込み絶縁層７５は、絶縁層の一例である。埋め込み絶縁層７５は、例えば、シリコン酸化膜である。埋め込み絶縁層７５は、例えば、ＣＶＤ法により形成される。
次に、埋め込み絶縁層７５を、少なくともトレンチ７２の側面の一部が露出するようにエッチングする（図１９）。例えば、トレンチ７２の側面に上部ソース領域５４が露出する。
次に、ソース電極４１を形成する。ソース電極４１は、トレンチ７２の中、及び、第２のエピタキシャル層７０の上面に形成される。ソース電極４１は、例えば、トレンチ７２の側面において、上部ソース領域５４に接するように形成される。ソース電極４１は、例えば、ＣＶＤ法により金属膜を堆積することで形成される。
その後、公知のプロセス技術を用いて、炭化珪素層１０の裏面にドレイン電極４２を形成する（図２０）。
以上の製造方法により、図１ないし図３に示すＭＯＳＦＥＴ１００が製造される。
次に、第１の実施形態の半導体装置の作用及び効果について説明する。
第１の実施形態のＭＯＳＦＥＴ１００によれば、オン抵抗の低減、及び、高い閾値電圧が実現できる。以下、詳述する。
ＭＯＳＦＥＴ１００には、トレンチの中にゲート電極が設けられたトレンチゲート構造が適用される。トレンチゲート構造を適用することで、単位面積あたりのチャネル面積が増加し、ＭＯＳＦＥＴ１００のオン抵抗が低減される。
ＭＯＳＦＥＴ１００は、ソース電極４１が、第１のトレンチ１１の側面及び第２のトレンチ２１の側面で上部ソース領域５４に接する。ソース電極４１のソース領域に対するコンタクトを、トレンチの側面で実現することで、トレンチとトレンチとの間の距離を縮小できる。したがって、ＭＯＳＦＥＴ１００の微細化が可能となり、ＭＯＳＦＥＴ１００のオン抵抗が更に低減する。
ソース電極のソース領域に対するコンタクトを、トレンチの側面に設ける場合、ソース領域の深さを深くする必要がある。ソース領域はｎ型不純物のイオン注入で形成される。ソース領域の深さを深くするためには、ｎ型不純物のイオン注入の加速エネルギーを大きくする必要がある。イオン注入の加速エネルギーが大きくなると、ｎ型不純物プロファイルの深さ方向の裾の伸びが大きくなる。
トレンチゲート構造のＭＯＳＦＥＴにおいて、ソース領域のｎ型不純物プロファイルの深さ方向の裾が長く伸びると、ＭＯＳＦＥＴのショートチャネル効果が大きくなり、閾値電圧が低下するおそれがある。また、ＭＯＳＦＥＴのショートチャネル効果が大きくなり、閾値電圧のばらつきが大きくなるおそれがある。
ＭＯＳＦＥＴ１００は、ソース領域が、下部ソース領域５３と上部ソース領域５４の二層構造を有する。ＭＯＳＦＥＴ１００は、ソース領域を二層構造とすることで、例えば、ソース領域を一層で作る場合と比較して、ｎ型不純物のイオン注入の加速エネルギーを抑制できる。したがって、下部ソース領域５３のｎ型不純物プロファイルの深さ方向の裾の伸びを抑制できる。
よって、ＭＯＳＦＥＴ１００によれば、ショートチャネル効果が抑制され、高い閾値電圧が実現できる。また、ショートチャネル効果が抑制され、閾値電圧のばらつきが抑制される。
高い閾値電圧を実現する観点から、炭化珪素層１０の下部ソース領域５３及びボディ領域５２を含む部分の、深さ方向のｎ型不純物プロファイルにおいて、ボディ領域５２の側の裾のプロファイルの標準偏差（ΔＲｐ）が０．０８μｍ以下であることが好ましい。
ＭＯＳＦＥＴ１００の下部ソース領域５３を形成する際の、イオン注入するｎ型不純物がリン（Ｐ）の場合、３５０ｋｅＶ以下の加速エネルギーでイオン注入を行うことが好ましい。また、イオン注入するｎ型不純物が窒素（Ｎ）の場合、４５０ｋｅＶ以下の加速エネルギーでイオン注入を行うことが好ましい。
加速エネルギーを上記の範囲に限定することで、炭化珪素層１０の下部ソース領域５３及びボディ領域５２を含む部分の、深さ方向のｎ型不純物プロファイルにおいて、ボディ領域５２の側の裾のプロファイルの標準偏差（ΔＲｐ）を０．０８μｍ以下とすることができる。
第１の上部ソース領域５４ａの第２の方向の第２の幅（図３中のｗ２）は、第１の下部ソース領域５３ａの第２の方向の第１の幅（図３中のｗ１）よりも小さい。言い換えれば、第１の下部ソース領域５３ａの第２の方向の第１の幅（図３中のｗ１）は、第１の上部ソース領域５４ａの第２の方向の第２の幅（図３中のｗ２）よりも大きい。
また、第２の上部ソース領域５４ｂの第２の方向の第４の幅は、第２の下部ソース領域５３ｂの第２の方向の第３の幅よりも小さい。言い換えれば、第２の下部ソース領域５３ｂの第２の方向の第３の幅は、第２の上部ソース領域５４ｂの第２の方向の第４の幅よりも大きい。
ＭＯＳＦＥＴ１００を製造する際の、第２のマスク材６２を形成する際（図１１参照）、第２のマスク材６２がリソグラフィ工程の合わせずれより、下部ソース領域５３に対して第２の方向にずれる場合がある。第２のマスク材６２が下部ソース領域５３に対して第２の方向にずれると、トレンチ７２によって左右に分割される下部ソース領域５３の２つの領域の第２の方向の幅（図１５中のｗｘ）のいずれか一方が小さくなるおそれがある（図１５参照）。
トレンチ７２によって左右に分割された下部ソース領域５３の第２の方向の幅が小さくなると、ＭＯＳＦＥＴ１００の寄生抵抗が大きくなる。したがって、ＭＯＳＦＥＴ１００のオン抵抗が大きくなる。特に、トレンチ７２によって左右に分割された下部ソース領域５３の第２の方向の幅（図１５中のｗｘ）が、トレンチ７２によって左右に分割された上部ソース領域５４の第２の方向の幅（図１５中のｗｙ）よりも、小さくなると、ＭＯＳＦＥＴ１００の寄生抵抗が大きくなり、ＭＯＳＦＥＴ１００のオン抵抗が大きくなる。
トレンチ７２によって左右に分割された下部ソース領域５３の第２の方向の幅が小さくなると、ＭＯＳＦＥＴ１００の寄生抵抗がばらつき、ＭＯＳＦＥＴ１００のオン抵抗のばらつきも大きくなる。
ＭＯＳＦＥＴ１００は、下部ソース領域５３の第２の方向の幅が、上部ソース領域の第２の方向の幅よりも大きい。したがって、仮に、リソグラフィ工程の合わせずれより、第２のマスク材６２が下部ソース領域５３に対して第２の方向にずれたとえしても、トレンチ７２によって左右に分割された下部ソース領域５３の第２の方向の幅（図１５中のｗｘ）が、小さくなることが抑制される。よって、ＭＯＳＦＥＴ１００のオン抵抗が低減できる。また、ＭＯＳＦＥＴ１００のオン抵抗のばらつきも抑制される。
ＭＯＳＦＥＴ１００のオン抵抗を低減する観点から、第１の下部ソース領域５３ａの第２の方向の第１の幅（図３中のｗ１）と第１の上部ソース領域５４ａの第２の方向の第２の幅（図３中のｗ２）の差は、０．１μｍ以上であることが好ましい。また、第２の下部ソース領域５３ｂの第２の方向の第３の幅と、第２の上部ソース領域５４ｂの第２の方向の第４の幅の差は、０．１μｍ以上であることが好ましい。
ＭＯＳＦＥＴ１００のオン抵抗を低減する観点から、第３の領域５４ａｘの第２の方向の幅（図３中のｗ４）は、第１の領域５３ａｘの第２の方向の幅（図３中のｗ３）よりも小さいことが好ましい。言い換えれば、第１の領域５３ａｘの第２の方向の幅（図３中のｗ３）は、第３の領域５４ａｘの第２の方向の幅（図３中のｗ４）よりも大きいことが好ましい。
また、第４の領域５４ａｙの第２の方向の幅（図３中のｗ６）は、第２の領域５３ａｙの第２の方向の幅（図３中のｗ５）よりも小さいことが好ましい。言い換えれば、第２の領域５３ａｙの第２の方向の幅（図３中のｗ５）は、第４の領域５４ａｙの第２の方向の幅（図３中のｗ６）よりも大きいことが好ましい。
（変形例）
図２１は、第１の実施形態の変形例の半導体装置の模式断面図である。図２１は、第１の実施形態の図１に対応する図である。
変形例のＭＯＳＦＥＴ１０１は、層間絶縁層４３の一部が、炭化珪素層１０の第１の面Ｆ１よりも上側に存在する点で、第１の実施形態のＭＯＳＦＥＴ１００と異なる。
以上、第１の実施形態及び変形例のＭＯＳＦＥＴによれば、オン抵抗の低減、及び、高い閾値電圧が実現できる。
（第２の実施形態）
第２の実施形態の半導体装置は、第７の炭化珪素領域が、第３の炭化珪素領域と第５の炭化珪素領域との間に設けられる点で、第１の実施形態の半導体装置と異なる。以下、第１の実施形態と重複する内容については、一部記述を省略する場合がある。
図２２は、第２の実施形態の半導体装置の模式断面図である。第２の実施形態の半導体装置は、炭化珪素を用いたトレンチゲート型の縦型ＭＯＳＦＥＴ２００である。ＭＯＳＦＥＴ２００は、電子をキャリアとするｎチャネル型のＭＯＳＦＥＴである。
図２３は、第２の実施形態の半導体装置の模式断面図である。図２３は、図２２のＦｘ面における断面図である。図２２は、図２３のＡＡ’断面である。
図２４は、第２の実施形態の半導体装置の拡大模式断面図である。図２４は、図２２の一部を拡大した図である。
ＭＯＳＦＥＴ２００は、炭化珪素層１０、第１のトレンチ１１、第１のゲート電極１２、第１のゲート絶縁層１３、第２のトレンチ２１、第２のゲート電極２２、第２のゲート絶縁層２３、ソース電極４１（第１の電極）、ドレイン電極４２（第２の電極）、層間絶縁層４３を備える。
以下、第１のトレンチ１１及び第２のトレンチ２１を総称して、トレンチと記載する場合がある。また、第１のゲート電極１２及び第２のゲート電極２２を総称して、ゲート電極と記載する場合がある。また、第１のゲート絶縁層１３及び第２のゲート絶縁層２３を総称して、ゲート絶縁層と記載する場合がある。
炭化珪素層１０の中には、ｎ＋型のドレイン領域５０、ｎ－型のドリフト領域５１（第１の炭化珪素領域）、ｐ型のボディ領域５２（第２の炭化珪素領域）、ｎ＋型の第１の下部ソース領域５３ａ（第３の炭化珪素領域）、ｎ＋型の第２の下部ソース領域５３ｂ（第５の炭化珪素領域）、ｎ＋型の第１の上部ソース領域５４ａ（第４の炭化珪素領域）、ｎ＋型の第２の上部ソース領域５４ｂ（第６の炭化珪素領域）、ｐ＋型のコンタクト領域５５（第７の炭化珪素領域）、及びｐ＋型の電界緩和領域５６が設けられる。
以下、第１の下部ソース領域５３ａ及び第２の下部ソース領域５３ｂを総称して、下部ソース領域５３と記載する場合がある。また、第１の上部ソース領域５４ａ及び第２の上部ソース領域５４ｂを総称して、上部ソース領域５４と称する場合がある。
ｐ＋型のコンタクト領域５５は、ボディ領域５２と炭化珪素層１０の表面との間に設けられる。コンタクト領域５５は、ソース電極４１と接する。
コンタクト領域５５は、第１の上部ソース領域５４ａと第２の上部ソース領域５４ｂとの間に設けられる。コンタクト領域５５は、第１の上部ソース領域５４ａに接する。コンタクト領域５５は、第２の上部ソース領域５４ｂに接する。
コンタクト領域５５は、例えば、アルミニウム（Ａｌ）をｐ型不純物として含む。コンタクト領域５５のｐ型不純物濃度は、例えば、ボディ領域５２のｐ型不純物濃度よりも高い。
コンタクト領域５５のｐ型不純物濃度は、例えば、１×１０１８ｃｍ－３以上１×１０２１ｃｍ－３以下である。また、コンタクト領域５５のソース電極４１とのコンタクト部分のｐ型不純物濃度は、例えば、１×１０１９ｃｍ－３以上１×１０２１ｃｍ－３以下である。
第２の実施形態の半導体装置の製造方法は、トレンチを形成した後に、ｐ型の第４の領域を形成する点で、第１の実施形態の半導体装置の製造方法と異なる。以下、第１の実施形態の半導体装置の製造方法と重複する内容については、一部記述を省略する場合がある。
以下、第２の実施形態の半導体装置の製造方法の一例について説明する。
図２５、図２６、図２７、図２８、図２９、図３０、図３１、図３２、図３３、図３４、図３５、図３６、図３７、図３８、及び図３９は、第２の実施形態の半導体装置の製造方法の一例を示す模式断面図である。図２５、図２６、図２７、図２８、図２９、図３０、図３１、図３２、図３３、図３４、図３５、図３６、図３７、図３８、及び図３９は、図２２に相当する断面図である。
最初に、ｎ＋型のドレイン領域５０、及び、ドレイン領域５０の上にエピタキシャル成長法を用いて形成されたｎ－型の第１のエピタキシャル層６０を有する炭化珪素層１０を準備する（図２５）。第１のエピタキシャル層６０は、第１の炭化珪素層の一例である。第１のエピタキシャル層６０の一部は、最終的に、ドリフト領域５１となる。
次に、第１のエピタキシャル層６０に、ｐ型不純物をイオン注入し、ｐ型のボディ領域５２を形成する（図２６）。ボディ領域５２は、第１の領域の一例である。ｐ型不純物は、例えば、アルミニウム（Ａｌ）である。なお、ボディ領域５２をエピタキシャル成長法を用いて形成することも可能である。
次に、第１のエピタキシャル層６０の上に第１のマスク材６１を形成する（図２７）。第１のマスク材６１は、第１の開口部６１ａを有する。第１の開口部６１ａにおいて、ボディ領域５２が露出する。
第１のマスク材６１は、例えば、ＣＶＤ法による膜の堆積、リソグラフィ法、及び、ＲＩＥ法を用いた膜のパターニングにより形成される。第１のマスク材６１は、例えば、シリコン酸化膜である。
次に、第１のマスク材６１をマスクに、第１の開口部６１ａからボディ領域５２に、ｎ型不純物をイオン注入し、ｎ＋型の下部ソース領域５３を形成する（図２８）。下部ソース領域５３は、第２の領域の一例である。下部ソース領域５３は、ボディ領域５２よりも浅い。ｎ型不純物は、例えば、リン（Ｐ）又は窒素（Ｎ）である。
下部ソース領域５３を形成する際に、イオン注入するｎ型不純物がリン（Ｐ）の場合、例えば、１００ｋｅＶ以上３５０ｋｅＶ以下の加速エネルギーでイオン注入を行う。また、イオン注入するｎ型不純物が窒素（Ｎ）の場合、例えば、１００ｋｅＶ以上４５０ｋｅＶ以下の加速エネルギーでイオン注入を行う。
次に、第１のマスク材６１を剥離する。第１のマスク材６１は、例えば、ウェットエッチング法により剥離する。
次に、第１のエピタキシャル層６０の上に、エピタキシャル成長法を用いてｐ型の第２のエピタキシャル層７０を形成する（図２９）。第２のエピタキシャル層７０は、第２の炭化珪素層の一例である。なお、例えば、エピタキシャル成長法を用いてｎ型のエピタキシャル層を形成した後、ｐ型不純物をイオン注入することで、ｐ型の第２のエピタキシャル層を形成することも可能である。
次に、第２のエピタキシャル層７０の上に第２のマスク材６２を形成する（図３０）。第２のマスク材６２は、第２の開口部６２ａを有する。第２の開口部６２ａにおいて、下部ソース領域５３の上部の第２のエピタキシャル層７０が露出する。第２の開口部６２ａの第２の方向の幅は、下部ソース領域５３の第２の方向の幅よりも小さい。
第２のマスク材６２は、例えば、ＣＶＤ法による膜の堆積、リソグラフィ法、及び、ＲＩＥ法を用いた膜のパターニングにより形成される。第２のマスク材６２は、例えば、シリコン酸化膜である。
次に、第２のマスク材６２をマスクに第２の開口部６２ａから第２のエピタキシャル層７０にｎ型不純物をイオン注入して、ｎ＋型の上部ソース領域５４を形成する（図３１）。上部ソース領域５４は、第３の領域の一例である。上部ソース領域５４は、下部ソース領域５３に接する。上部ソース領域５４は、下部ソース領域５３よりも浅い。ｎ型不純物は、例えば、リン（Ｐ）又は窒素（Ｎ）である。
次に、第２のマスク材６２の第２の開口部６２ａに側壁６３を形成する（図３２）。側壁６３は、例えば、シリコン酸化膜である。
次に、第２のマスク材６２及び側壁６３をマスクに、トレンチ７２を形成する（図３３）。トレンチ７２は、上部ソース領域５４、下部ソース領域５３、及びボディ領域５２を貫通する。トレンチ７２は、例えば、ＲＩＥ法により形成する。
上部ソース領域５４及び下部ソース領域５３は、トレンチ７２により、左右に分割される。上部ソース領域５４及び下部ソース領域５３は、トレンチを挟んだ２つの領域に分割される。
次に、第２のマスク材６２及び側壁６３をマスクに、ｐ型不純物をイオン注入し、ｐ＋型の電界緩和領域５６を形成する（図３４）。電界緩和領域５６は、トレンチ７２の底部に形成される。ｐ型不純物は、例えば、アルミニウム（Ａｌ）である。
次に、第２のマスク材６２及び側壁６３を剥離する。第２のマスク材６２及び側壁６３は、例えば、ウェットエッチング法により剥離する（図３５）。
次に、トレンチ７２の中及び第２のエピタキシャル層７０の上に第３のマスク材７７を形成する。
第３のマスク材７７は、例えば、ＣＶＤ法による膜の堆積、リソグラフィ法、及び、ＲＩＥ法を用いた膜のパターニングにより形成される。第３のマスク材７７は、例えば、シリコン酸化膜である。
次に、第３のマスク材７７をマスクに、第２のエピタキシャル層７０にｐ型不純物をイオン注入し、ｐ＋型のコンタクト領域５５を形成する（図３６）。コンタクト領域５５は、第４の領域の一例である。ｐ型不純物は、例えば、アルミニウム（Ａｌ）である。
次に、第３のマスク材７７を剥離する。第３のマスク材７７は、例えば、ウェットエッチング法により剥離する。
次に、トレンチ７２の中に、ゲート絶縁層７３を形成する。次に、トレンチ７２の中のゲート絶縁層７３の上にゲート電極７４を形成する。ゲート電極７４の上面はトレンチ７２の中に位置する。
ゲート絶縁層７３は、例えば、シリコン酸化膜である。ゲート電極７４は、例えば、ｐ型不純物又はｎ型不純物を含む多結晶質シリコンである。ゲート絶縁層７３及びゲート電極７４は、例えば、ＣＶＤ法により形成される。
次に、トレンチ７２の中を埋め込み絶縁層７５で埋め込む（図３７）。埋め込み絶縁層７５は、絶縁層の一例である。埋め込み絶縁層７５は、例えば、シリコン酸化膜である。埋め込み絶縁層７５は、例えば、ＣＶＤ法により形成される。
次に、埋め込み絶縁層７５を、少なくともトレンチ７２の側面の一部が露出するようにエッチングする（図３８）。トレンチ７２の側面に上部ソース領域５４が露出する。
次に、ソース電極４１を形成する。ソース電極４１は、電極の一例である。ソース電極４１は、トレンチ７２の中、及び、第２のエピタキシャル層７０の上面に形成される。ソース電極４１は、例えば、トレンチ７２の側面において、上部ソース領域５４に接するように形成される。ソース電極４１は、例えば、ＣＶＤ法により金属膜を堆積することで形成される。
その後、公知のプロセス技術を用いて、炭化珪素層１０の裏面にドレイン電極４２を形成する（図３９）。
以上の製造方法により、図２２ないし図２４に示すＭＯＳＦＥＴ２００が製造される。
第２の実施形態のＭＯＳＦＥＴ２００は、第１の実施形態のＭＯＳＦＥＴ１００と同様の作用及び効果を備える。すなわち、ＭＯＳＦＥＴ２００の微細化が可能となり、ＭＯＳＦＥＴ２００のオン抵抗が低減する。また、ショートチャネル効果が抑制され、高い閾値電圧が実現できる。また、ショートチャネル効果が抑制され、閾値電圧のばらつきが抑制される。
（変形例）
図４０は、第２の実施形態の変形例の半導体装置の模式断面図である。図４０は、第１の実施形態の図２２に対応する図である。
変形例のＭＯＳＦＥＴ２０１は、層間絶縁層４３の一部が、炭化珪素層１０の第１の面Ｆ１よりも上側に存在する点で、第２の実施形態のＭＯＳＦＥＴ２００と異なる。
以上、第２の実施形態及び変形例のＭＯＳＦＥＴによれば、オン抵抗の低減、及び、高い閾値電圧が実現できる。
（第３の実施形態）
第３の実施形態のインバータ回路及び駆動装置は、第１の実施形態の半導体装置を備える駆動装置である。
図４１は、第３の実施形態の駆動装置の模式図である。駆動装置１０００は、モーター１４０と、インバータ回路１５０を備える。
インバータ回路１５０は、第１の実施形態のＭＯＳＦＥＴ１００をスイッチング素子とする３個の半導体モジュール１５０ａ、１５０ｂ、１５０ｃで構成される。３個の半導体モジュール１５０ａ、１５０ｂ、１５０ｃを並列に接続することで、３個の交流電圧の出力端子Ｕ、Ｖ、Ｗを備える三相のインバータ回路１５０が実現される。インバータ回路１５０から出力される交流電圧により、モーター１４０が駆動する。
第３の実施形態によれば、特性の向上したＭＯＳＦＥＴ１００を備えることで、インバータ回路１５０及び駆動装置１０００の特性が向上する。
（第４の実施形態）
第４の実施形態の車両は、第１の実施形態の半導体装置を備える車両である。
図４２は、第４の実施形態の車両の模式図である。第４の実施形態の車両１１００は、鉄道車両である。車両１１００は、モーター１４０と、インバータ回路１５０を備える。
インバータ回路１５０は、第１の実施形態のＭＯＳＦＥＴ１００をスイッチング素子とする３個の半導体モジュールで構成される。３個の半導体モジュールを並列に接続することで、３個の交流電圧の出力端子Ｕ、Ｖ、Ｗを備える三相のインバータ回路１５０が実現される。インバータ回路１５０から出力される交流電圧により、モーター１４０が駆動する。モーター１４０により車両１１００の車輪９０が回転する。
第４の実施形態によれば、特性の向上したＭＯＳＦＥＴ１００を備えることで、車両１１００の特性が向上する。
（第５の実施形態）
第５の実施形態の車両は、第１の実施形態の半導体装置を備える車両である。
図４３は、第５の実施形態の車両の模式図である。第５の実施形態の車両１２００は、自動車である。車両１２００は、モーター１４０と、インバータ回路１５０を備える。
インバータ回路１５０は、第１の実施形態のＭＯＳＦＥＴ１００をスイッチング素子とする３個の半導体モジュールで構成される。３個の半導体モジュールを並列に接続することで、３個の交流電圧の出力端子Ｕ、Ｖ、Ｗを備える三相のインバータ回路１５０が実現される。
インバータ回路１５０から出力される交流電圧により、モーター１４０が駆動する。モーター１４０により車両１２００の車輪９０が回転する。
第５の実施形態によれば、特性の向上したＭＯＳＦＥＴ１００を備えることで、車両１２００の特性が向上する。
（第６の実施形態）
第６の実施形態の昇降機は、第１の実施形態の半導体装置を備える昇降機である。
図４４は、第６の実施形態の昇降機（エレベータ）の模式図である。第６の実施形態の昇降機１３００は、かご６１０、カウンターウエイト６１２、ワイヤロープ６１４、巻上機６１６、モーター１４０と、インバータ回路１５０を備える。
インバータ回路１５０は、第１の実施形態のＭＯＳＦＥＴ１００をスイッチング素子とする３個の半導体モジュールで構成される。３個の半導体モジュールを並列に接続することで、３個の交流電圧の出力端子Ｕ、Ｖ、Ｗを備える三相のインバータ回路１５０が実現される。
インバータ回路１５０から出力される交流電圧により、モーター１４０が駆動する。モーター１４０により巻上機６１６が回転し、かご６１０が昇降する。
第６の実施形態によれば、特性の向上したＭＯＳＦＥＴ１００を備えることで、昇降機１３００の特性が向上する。
以上、第１及び第２の実施形態では、炭化珪素の結晶構造として４Ｈ－ＳｉＣの場合を例に説明したが、本発明は６Ｈ－ＳｉＣ、３Ｃ－ＳｉＣ等、その他の結晶構造の炭化珪素に適用することも可能である。
第１及び第２の実施形態では、半導体装置としてＭＯＳＦＥＴを例に説明したが、本発明をＩｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ（ＩＧＢＴ）に適用することも可能である。例えば、ＭＯＳＦＥＴ１００のドレイン領域５０に相当する領域を、ｎ型からｐ型に置き換えることで、ＩＧＢＴが実現できる。
また、第３ないし第６の実施形態においては、第１の実施形態の半導体装置を備える場合を例に説明したが、第２の実施形態の半導体装置を適用することも可能である。
また、第３ないし第６の実施形態において、本発明の半導体装置を車両やエレベータに適用する場合を例に説明したが、本発明の半導体装置を例えば、太陽光発電システムのパワーコンディショナー等に適用することも可能である。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。例えば、一実施形態の構成要素を他の実施形態の構成要素と置き換え又は変更してもよい。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１０ 炭化珪素層
１１ 第１のトレンチ
１１ａ 第１の側面
１１ｂ 第２の側面
１１ｃ 第１の底面
１２ 第１のゲート電極
１３ 第１のゲート絶縁層
２１ 第２のトレンチ
２１ａ 第３の側面
２１ｂ 第４の側面
２１ｃ 第２の底面
２２ 第２のゲート電極
２３ 第２のゲート絶縁層
４１ ソース電極（第１の電極、電極）
４２ ドレイン電極（第２の電極）
４３ 層間絶縁層
５１ ドリフト領域（第１の炭化珪素領域）
５２ ボディ領域（第２の炭化珪素領域、第１の領域）
５３ 下部ソース領域（第２の領域）
５３ａ 第１の下部ソース領域（第３の炭化珪素領域）
５３ａｘ 第１の領域
５３ａｙ 第２の領域
５３ｂ 第２の下部ソース領域（第５の炭化珪素領域）
５３ｂｘ 第５の領域
５３ｂｙ 第６の領域
５４ 上部ソース領域（第３の領域）
５４ａ 第１の上部ソース領域（第４の炭化珪素領域）
５４ａｘ 第３の領域
５４ａｙ 第４の領域
５４ｂ 第２の上部ソース領域（第６の炭化珪素領域）
５４ｂｘ 第７の領域
５４ｂｙ 第８の領域
５５ コンタクト領域（第７の炭化珪素領域、第４の領域）
６０ 第１のエピタキシャル層（第１の炭化珪素層）
６１ 第１のマスク材
６１ａ 第１の開口部
６２ 第２のマスク材
６２ａ 第２の開口部
６３ 側壁
７０ 第２のエピタキシャル層（第２の炭化珪素層）
７１ 凹部
７２ トレンチ
７３ ゲート絶縁層
７４ ゲート電極
７５ 埋め込み絶縁層（絶縁層）
１００ ＭＯＳＦＥＴ（半導体装置）
１５０ インバータ回路
２００ ＭＯＳＦＥＴ（半導体装置）
１０００ 駆動装置
１１００ 車両
１２００ 車両
１３００ 昇降機
ｗ１ 第１の幅
ｗ２ 第２の幅
Ｆ１ 第１の面
Ｆ２ 第２の面

Claims (18)

  1. 第１の方向及び前記第１の方向に垂直な第２の方向に平行な第１の面と、前記第１の面に平行な第２の面と、を有する炭化珪素層と、
    前記炭化珪素層の中に存在し、前記炭化珪素層の前記第１の面の側に位置し、前記第１の方向に延伸し、第１の側面と、第２の側面とを有する第１のトレンチと、
    前記第１のトレンチの中に位置する第１のゲート電極と、
    前記第１のゲート電極と前記炭化珪素層との間に位置する第１のゲート絶縁層と、
    前記炭化珪素層の中に位置するｎ型の第１の炭化珪素領域と、
    前記炭化珪素層の中に位置し、前記第１の炭化珪素領域と前記第１の面との間に位置し、前記第１のトレンチの前記第１の面からの深さよりも前記第１の面からの深さが浅いｐ型の第２の炭化珪素領域と、
    前記炭化珪素層の中に位置し、前記第２の炭化珪素領域と前記第１の面との間に位置し、前記第１の側面に接する第１の領域と、前記第２の側面に接する第２の領域とを含み、前記第２の方向の幅が第１の幅であるｎ型の第３の炭化珪素領域と、
    前記炭化珪素層の中に位置し、前記第３の炭化珪素領域と前記第１の面との間に位置し、前記第１の側面及び前記第１の領域に接する第３の領域と、前記第２の側面及び前記第２の領域に接する第４の領域とを含み、前記第２の方向の幅が前記第１の幅よりも小さい第２の幅であるｎ型の第４の炭化珪素領域と、
    前記炭化珪素層に対し、前記第１の面の側に位置し、前記第４の炭化珪素領域に接する第１の電極と、
    前記炭化珪素層に対し、前記第２の面の側に位置する第２の電極と、
    前記第１のゲート電極と前記第１の電極との間に設けられた層間絶縁層と、
    を備える、半導体装置。
  2. 前記第１の電極は、前記第１の側面及び前記第２の側面に接する請求項１記載の半導体装置。
  3. 前記第３の領域の前記第２の方向の幅は、前記第１の領域の前記第２の方向の幅よりも小さく、
    前記第４の領域の前記第２の方向の幅は、前記第２の領域の前記第２の方向の幅よりも小さい請求項１又は請求項２記載の半導体装置。
  4. 前記第１の幅と前記第２の幅の差は、０．１μｍ以上である請求項１ないし請求項３いずれか一項記載の半導体装置。
  5. 前記炭化珪素層の前記第３の炭化珪素領域及び前記第２の炭化珪素領域を含む部分の、前記第１の面から前記第２の面に向かう方向のｎ型不純物プロファイルにおいて、前記第２の炭化珪素領域の側の裾のプロファイルの標準偏差が０．０８μｍ以下である請求項１ないし請求項４いずれか一項記載の半導体装置。
  6. 前記第３の炭化珪素領域は、窒素（Ｎ）又はリン（Ｐ）を含む請求項１ないし請求項５いずれか一項記載の半導体装置。
  7. 前記層間絶縁層と前記第１の電極との界面の少なくとも一部は、前記第１のトレンチの中に位置する請求項１ないし請求項６いずれか一項記載の半導体装置。
  8. 前記炭化珪素層の中に存在し、前記炭化珪素層の前記第１の面の側に位置し、前記第１の方向に延伸し、前記第１のトレンチに対し前記第２の方向に位置し、前記第２の側面に対向する第３の側面と、第４の側面とを有する第２のトレンチと、
    前記第２のトレンチの中に位置する第２のゲート電極と、
    前記第２のゲート電極と前記炭化珪素層との間に位置する第２のゲート絶縁層と、
    前記炭化珪素層の中に位置し、前記第２の炭化珪素領域と前記第１の面との間に位置し、前記第３の側面に接する第５の領域と、前記第４の側面に接する第６の領域とを含み、前記第２の方向の幅が第３の幅であるｎ型の第５の炭化珪素領域と、
    前記炭化珪素層の中に位置し、前記第５の炭化珪素領域と前記第１の面との間に位置し、前記第３の側面及び前記第５の領域に接する第７の領域と、前記第４の側面及び前記第６の領域に接する第８の領域とを含み、前記第２の方向の幅が前記第３の幅よりも小さい第４の幅であるｎ型の第６の炭化珪素領域と、
    を更に備え、
    前記第３の炭化珪素領域と前記第５の炭化珪素領域との間に、前記第２の炭化珪素領域が位置する請求項１ないし請求項７いずれか一項記載の半導体装置。
  9. 前記第２の炭化珪素領域と前記第１の面との間に位置し、前記第２の炭化珪素領域のｐ型不純物濃度よりもｐ型不純物濃度が高いｐ型の第７の炭化珪素領域を、更に備え、
    前記第１の電極は前記第７の炭化珪素領域に接する請求項１ないし請求項８いずれか一項記載の半導体装置。
  10. 請求項１ないし請求項９いずれか一項記載の半導体装置を備えるインバータ回路。
  11. 請求項１ないし請求項９いずれか一項記載の半導体装置を備える駆動装置。
  12. 請求項１ないし請求項９いずれか一項記載の半導体装置を備える車両。
  13. 請求項１ないし請求項９いずれか一項記載の半導体装置を備える昇降機。
  14. ｎ型の第１の炭化珪素層に、ｐ型不純物をイオン注入してｐ型の第１の領域を形成し、
    前記第１の炭化珪素層の上に、前記第１の領域が露出する第１の開口部を有する第１のマスク材を形成し、
    前記第１のマスク材をマスクに、前記第１の開口部から前記第１の領域にｎ型不純物をイオン注入して、前記第１の領域より深さの浅いｎ型の第２の領域を形成し、
    前記第１のマスク材を剥離し、
    前記第１の炭化珪素層の上に、エピタキシャル成長法を用いてｐ型の第２の炭化珪素層を形成し、
    前記第２の炭化珪素層の上に、前記第２の領域の上部の前記第２の炭化珪素層が露出する第２の開口部を有する第２のマスク材を形成し、
    前記第２のマスク材をマスクに、前記第２の開口部から前記第２の炭化珪素層にｎ型不純物をイオン注入して、前記第２の領域に接するｎ型の第３の領域を形成し、
    前記第２の開口部に側壁を形成し、
    前記第２のマスク材及び前記側壁をマスクに、前記第３の領域、前記第２の領域、及び前記第１の領域を貫通するトレンチを形成し、
    前記トレンチの中にゲート絶縁層を形成し、
    前記トレンチの中の前記ゲート絶縁層の上に、上面が前記トレンチの中に位置するゲート電極を形成する半導体装置の製造方法。
  15. 前記トレンチは、前記第２の炭化珪素層の表面に平行な第１の方向に延び、
    前記第２の開口部の、前記第１の方向に垂直で前記表面に平行な第２の方向の幅は、前記第２の領域の前記第２の方向の幅よりも小さい請求項１４記載の半導体装置の製造方法。
  16. 前記ゲート電極を形成した後、前記ゲート電極の上の前記トレンチの中を絶縁層で埋め込み、
    前記絶縁層を、少なくとも前記トレンチの側面の一部が露出するようにエッチングし、
    前記トレンチの側面において、前記第３の領域と接する電極を形成する請求項１４又は請求項１５記載の半導体装置の製造方法。
  17. 前記第２の炭化珪素層を形成した後、前記第２のマスク材を形成する前に、
    前記第２の炭化珪素層にｐ型不純物をイオン注入してｐ型の第４の領域を形成し、
    前記第３の領域を形成する前に、前記第２のマスク材をマスクに前記第４の領域を貫通する凹部を形成し、
    前記凹部の形成後に、前記第３の領域を形成する請求項１４ないし請求項１６いずれか一項記載の半導体装置の製造方法。
  18. 前記第２の領域を形成する際に、イオン注入するｎ型不純物がリン（Ｐ）の場合、３５０ｋｅＶ以下の加速エネルギーでイオン注入を行い、イオン注入するｎ型不純物が窒素（Ｎ）の場合、４５０ｋｅＶ以下の加速エネルギーでイオン注入を行う請求項１４ないし請求項１７いずれか一項記載の半導体装置の製造方法。
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