JP2016122858A - 半導体装置 - Google Patents
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Abstract
Description
この種の半導体パワーデバイスとして、たとえば、トレンチゲート構造を有するSiC半導体装置が提案されている。
たとえば、特許文献1は、n+型のSiC基板と、当該SiC基板上に形成されたn−型のエピタキシャル層(ドリフト領域)と、エピタキシャル層の表面側に形成されたp型のボディ領域と、ボディ領域内においてその表面側に形成されたn+型のソース領域と、ソース領域およびボディ領域を貫通してドリフト領域に達するように形成されたゲートトレンチと、ゲートトレンチの内面に形成されたゲート絶縁膜と、ゲートトレンチに埋設されたゲート電極とを含む、電界効果トランジスタを開示している。
図1(a)(b)は、本発明の第1実施形態に係る半導体装置の模式的な平面図であって、図1(a)は全体図、図1(b)は内部拡大図をそれぞれ示す。図2は、図1(a)(b)の半導体装置の断面図であって、図1(b)の切断線II−IIでの切断面を示す。図3は、図1(a)(b)の半導体装置の断面図であって、図1(b)の切断線III−IIIでの切断面を示す。
半導体装置1の表面には、ソースパッド2が形成されている。ソースパッド2は、四隅が外方へ湾曲した平面視略正方形状であり、半導体装置1の表面のほぼ全域を覆うように形成されている。このソースパッド2には、その一辺の中央付近に除去領域3が形成されている。除去領域3は、ソースパッド2が形成されていない領域である。
次に、半導体装置1の内部構造について説明する。
半導体装置1は、SiCからなる基板5と、基板5上に形成されたSiCからなるエピタキシャル層6とを含む。基板5およびエピタキシャル層6の導電型は、いずれも第1導電型としてのn型である。具体的には、基板5は、n+型(たとえば、濃度が1×1018〜1×1021cm−3)であり、エピタキシャル層6は、基板5よりも低濃度のn−型(たとえば、濃度が1×1015〜1×1017cm−3)である。
また、基板5は、たとえば、4°のオフ角を有している。具体的には、基板5の表面7(主面)が、(0001)面に対して[11−20]軸方向に4°のオフ角で傾斜した面となっている。オフ角は、これに限らず、0°〜4°の範囲で選択することができる。
アクティブ領域9においてエピタキシャル層6には、ゲートトレンチ11が形成されている。ゲートトレンチ11は、この実施形態では、図1(b)に示すように格子状に形成されている。ただし、ゲートトレンチ11の形状は、格子状に限らず、ストライプ状、ハニカム状等であってもよい。
ゲート絶縁膜17は、ゲートトレンチ11の底面15に接する底部18と、ゲートトレンチ11の側面14に接する側部19とを含み、底部18が側部19よりも厚くなっている。たとえば、側部19の厚さが400Å〜800Åであるのに対し、底部18の厚さは1000Å〜3000Åである。半導体装置1のオフ時に大きな電界がかかり易いゲートトレンチ11の底面15に接する底部18を厚くすることにより、ゲート絶縁膜17の底部18への電界集中を防止することができる。
各単位セル13の中央部にはソーストレンチ21が形成されている。この実施形態では、ソーストレンチ21の形状は平面視四角形状であり、また、ソーストレンチ21の深さはゲートトレンチ11と同じである。ソーストレンチ21もゲートトレンチ11と同様に、側面22と底面23とが交わるコーナ部24が湾曲面となるように断面U字状に形成されている。
ゲート耐電圧保持層28の第1部分32は、交差部30におけるゲートトレンチ11の底面15からゲートトレンチ11のコーナ部16を経て、コーナ部16直上のチャネル層26に至るように形成されている。すなわち、第1部分32は、平面視では、ゲートトレンチ11の交差部30よりもやや大きい正方形状に形成されていて、その各角が、当該交差部30に臨む4つの単位セル13の各角部12にそれぞれ入り込んでいる。第1部分32においてゲートトレンチ11の底面15から基板5へ向かう方向に沿う厚さT1は、たとえば、0.8μm程度である。
周辺領域10において、エピタキシャル層6の表層部には、マトリクス状に配列された単位セル13(アクティブ領域9)を取り囲むように、アクティブ領域9から間隔を開けてp型のガードリング35が複数本(この実施形態では、4本)形成されている。これらのガードリング35は、p型のチャネル層26を形成する工程と同一のイオン注入工程で形成することができる。
層間絶縁膜36およびゲート絶縁膜17には、ソーストレンチ21よりも大径のコンタクトホール37が形成されている。これにより、コンタクトホール37内には、各単位セル13のソーストレンチ21の全体およびエピタキシャル層6におけるソーストレンチ21の周縁部が露出していて、エピタキシャル層6の表面とソーストレンチ21の底面23との高低差に応じた段差が形成されている。
基板5の裏面8には、その全域を覆うようにドレイン電極39が形成されている。このドレイン電極39は、すべての単位セル13に対して共通の電極となっている。ドレイン電極39としては、たとえば、基板5側から順にTi、Ni、AuおよびAgが積層された積層構造(Ti/Ni/Au/Ag)を適用することができる。
具体的には、基板5の厚さが100μmの半導体装置1を作製した。そして、半導体装置1の耐電圧Vbがそれぞれ600Vおよび1200Vとなるようにエピタキシャル層6の不純物濃度を変化させ、そのときのオン抵抗Ronを測定した。結果は、耐電圧Vb=600Vのときのオン抵抗Ronが0.79mΩ・cm2であり、耐電圧Vb=1200Vのときのオン抵抗Ronが1.41mΩ・cm2であった。なお、耐電圧Vbを測定するときのドレイン飽和電流(IDSS)は100μAとし、オン抵抗Ronを測定するときの電流密度JDは100A/cm2とした。
具体的には、チャネル移動度(Ch移動度)が11cm2/Vs、30cm2/Vs、50cm2/Vsおよび100cm2/Vsに設定された4パターンの半導体装置それぞれに関して、基板5の厚さを100μmに設定した条件(Sub薄化)と、基板5の厚さを250μmに設定した条件それぞれについてシミュレーションを行い、合計8つのシミュレーション例1〜8を行った。
これらの例1〜8のうち、例1のグラフはy1=9×10−7x1 2−0.0004x1+0.7001…(1´)を満たし、例7のグラフはy2=9×10−7x2 2−0.0004x2+0.6984…(2´)を満たし、例3のグラフはy3=9×10−7x3 2−0.0004x3+0.4434…(3´)を満たすものである。
y≦9×10−7x2−0.0004x+0.7001=y1…(1)
そして、この関係式(1)が成立する場合には、従来では背反の関係にあったオン抵抗Ronの低減および耐電圧Vbの向上を両立できることがわかった。
さらに、基板5の厚さが100μm以下である場合(例1〜例4)には、チャネル抵抗を低減するためにチャネル移動度を高めるにしても11cm2/Vs以上であれば、上記関係式(1)を成立させることができる。そのため、エピタキシャル層6を比較的厚く形成したり、エピタキシャル層6の不純物濃度を小さくしたりすることができる。そのため、同じオン抵抗Ronでも高い耐電圧Vbを実現することができる。
この電界は、ゲート電極20とエピタキシャル層6との電位差に起因して生じるものである。そして、ゲートトレンチ11の底面15においては、ゲート電極20を基準(0V)として非常に高い電位の等電位面が分布し、しかも等電位面の間隔が小さいため、非常に大きな電界が生じる。たとえば、ドレイン電圧が900Vであれば、ドレイン電極39に接する基板5の裏面8付近では900Vの等電位面が分布しており、基板5の裏面8からエピタキシャル層6の表面側へ向かうにつれて電圧降下を生じるが、ゲートトレンチ11の底面15付近では、数十V程度の等電位面が分布する。そのため、ゲートトレンチ11の底面15では、ゲート電極20側へ向かう非常に大きな電界が生じる。とりわけ、この実施形態のように、ゲートトレンチ11が格子状に形成されており、格子状のゲートトレンチ11の窓部に四角柱状の単位セル13が配列されている場合は、単位セル13の各角部12に形成されたゲートトレンチ11のコーナ部16付近において、ゲート絶縁膜17の絶縁破壊が特に発生しやすい。
図5は、本発明の第2実施形態に係る半導体装置の模式的な断面図であって、図2と同じ位置での切断面を示す。図6は、本発明の第2実施形態に係る半導体装置の模式的な断面図であって、図3と同じ位置での切断面を示す。図5および図6において、図2および図3に示す各部に相当する部分には、それらの各部に付した参照符号と同一の参照符号を付し、それらの部分については説明を省略する。
また、半導体装置51では、ドリフト層27内にp型ピラー層52が形成されている。
p型ピラー層52は、各単位セル13のチャネル層26の内方の領域に形成されている。より具体的には、この実施形態では、p型ピラー層52は、チャネル層26のほぼ中央の領域において、たとえばチャネル層26と相似形(図1(b)のレイアウトでは平面視四角形)に形成されている。p型ピラー層52は、チャネル層26に連なるように形成されており、ドリフト層27において、チャネル層26よりも深い位置まで基板5に向かって延びている。すなわち、p型ピラー層52は、ほぼ柱状(図1(b)のレイアウトではほぼ四角柱状)に形成されている。
次に、図5および図6の半導体装置51のオン抵抗Ronと耐電圧Vbとの関係を調べるためのシミュレーションを行ったので説明する。
これらの例1〜8のうち、例13のグラフはy4=2×10−7x4 2−0.0002x4+0.9551…(4´)を満たし、例9のグラフはy5=2×10−7x5 2−0.0002x5+0.7001…(5´)を満たし、例15のグラフはy6=2×10−7x6 2−0.0002x6+0.6984…(6´)を満たし、例11のグラフはy7=2×10−7x7 2−0.0002x7+0.4434…(7´)を満たすものである。
y≦2×10−7x2−0.0002x+0.9551=y4・・・(4)
そして、この関係式(4)が成立する場合には、従来では背反の関係にあったオン抵抗Ronの低減および耐電圧Vbの向上を両立できることがわかった。
さらに、半導体装置51によれば、エピタキシャル層6内にp型ピラー層52とn−型ドリフト層27によるスーパージャンクション構造が形成されているので(例9〜例16)、チャネル移動度を11cm2/Vs以上とし、基板の厚さを250μm以下にすることで、上記関係式(4)を成立させることができる。
以上、本発明の実施形態を説明したが、本発明は、他の形態で実施することもできる。
また、各単位セル13は、直方体形状(四角柱状)に限らず、たとえば、三角柱状、五角柱状、六角柱状等の他の多角柱状であってもよい。
なお、前述の実施形態の内容から、特許請求の範囲に記載した発明以外にも、以下のような特徴が抽出され得る。
(項1)第1導電型のSiCからなる基板と、前記基板上に形成され、ゲートトレンチが形成された第1導電型のSiCからなるエピタキシャル層と、前記ゲートトレンチの側面および底面に形成されたゲート絶縁膜と、前記ゲートトレンチに埋め込まれ、前記ゲート絶縁膜を介して前記エピタキシャル層に対向しているゲート電極と、前記エピタキシャル層の表面側に露出するように形成され、前記ゲートトレンチの前記側面の一部を形成する第1導電型のソース層と、前記ソース層に対して前記エピタキシャル層の裏面側に前記ソース層に接するように形成され、前記ゲートトレンチの前記側面の一部を形成する第2導電型のチャネル層と、前記チャネル層に対して前記エピタキシャル層の前記裏面側に前記チャネル層に接するように形成され、前記ゲートトレンチの前記底面を形成する第1導電型のドリフト層とを含み、オン抵抗Ronを変数yとし、耐電圧Vbを変数xとする関数で表したときに、下記関係式(1)が成り立つことを特徴としている、半導体装置。
項1の半導体装置によれば、オン抵抗Ron(mΩ・cm2)を変数yとし、耐電圧Vb(V)を変数xとする関数で表したときに、上記関係式(1)が成り立つので、従来では背反の関係にあったオン抵抗Ronの低減および耐電圧Vbの向上を両立させることができる。
たとえば、前記半導体装置では、前記エピタキシャル層において前記チャネル層に形成されるチャネルの移動度が11cm2/Vs以上である場合、前記基板の厚さが100μm以下であることが好ましい(項2)。
y≦9×10−7x2−0.0004x+0.6984…(2)
この構成において、たとえば、前記エピタキシャル層において前記チャネル層に形成されるチャネルの移動度が50cm2/Vs以上である場合、前記基板の厚さは250μm以下であってもよい(項4)。
y≦9×10−7x2−0.0004x+0.4434…(3)
この構成において、たとえば、前記エピタキシャル層において前記チャネル層に形成されるチャネルの移動度を50cm2/Vs以上である場合、前記基板の厚さは100μm以下であることが好ましい(項6)。
(項7)半導体装置は、第1導電型のSiCからなる基板と、前記基板上に形成され、ゲートトレンチが形成された第1導電型のSiCからなるエピタキシャル層と、前記ゲートトレンチの側面および底面に形成されたゲート絶縁膜と、前記ゲートトレンチに埋め込まれ、前記ゲート絶縁膜を介して前記エピタキシャル層に対向しているゲート電極と、前記エピタキシャル層の表面側に露出するように形成され、前記ゲートトレンチの前記側面の一部を形成する第1導電型のソース層と、前記ソース層に対して前記エピタキシャル層の裏面側に前記ソース層に接するように形成され、前記ゲートトレンチの前記側面の一部を形成する第2導電型のチャネル層と、前記チャネル層に対して前記エピタキシャル層の前記裏面側に前記チャネル層に接するように形成され、前記ゲートトレンチの前記底面を形成する第1導電型のドリフト層とを含み、オン抵抗Ronを変数yとし、耐電圧Vbを変数xとする関数で表したときに、下記関係式(4)が成り立つことを特徴としている。
項7の半導体装置によれば、オン抵抗Ronを変数yとし、耐電圧Vbを変数xとする関数で表したときに、上記関係式(4)が成り立つので、従来では背反の関係にあったオン抵抗Ronの低減および耐電圧Vbの向上を両立させることができる。
これにより、従来品と同抵抗品(オン抵抗Ronが同じ製品)を作製する場合には、基板やエピタキシャル層のアクティブ面積を小さくしながら十分な耐電圧Vbを確保できるので、デバイスサイズを小型にすることができ、延いては、本発明の半導体装置を備える半導体モジュールを小型にすることもできる。その結果、1つの基板から得られるチップの数を増やすことができるので、製造歩留まりの向上でき、製造コストを低減することができる。
たとえば、項7の半導体装置では、前記チャネル層に連なるように前記ドリフト層内に形成され、前記チャネル層から前記エピタキシャル層の前記裏面に向かって延びた第2導電型のピラー層をさらに含むことが好ましく、その場合、前記エピタキシャル層において前記チャネル層に形成されるチャネルの移動度は11cm2/Vs以上であり、前記基板の厚さが250μm以下であってもよい(項8)。
すなわち、チャネルの移動度を高めるにしても11cm2/Vs以上でよく、基板を薄くするにしても250μm以下でよいので、エピタキシャル層を比較的厚く保ち、不純物濃度を小さくできながら、基板に対しては、実用上十分な強度を付与することができる。
y≦2×10−7x2−0.0002x+0.7001…(5)
この構成において、たとえば、前記チャネル層に連なるように前記ドリフト層内に形成され、前記チャネル層から前記エピタキシャル層の前記裏面に向かって延びた第2導電型のピラー層をさらに含む場合、前記エピタキシャル層において前記チャネル層に形成されるチャネルの移動度が11cm2/Vs以上であり、前記基板の厚さが100μm以下であることが好ましい(項10)。
また、項7の半導体装置では、前記オン抵抗Ronおよび前記耐電圧Vbについて、下記関係式(6)が成り立つことがさらに好ましい(項11)。
この構成において、たとえば、前記チャネル層に連なるように前記ドリフト層内に形成され、前記チャネル層から前記エピタキシャル層の前記裏面に向かって延びた第2導電型のピラー層をさらに含む場合、前記エピタキシャル層において前記チャネル層に形成されるチャネルの移動度が50cm2/Vs以上であり、前記基板の厚さが250μm以下であることが好ましい(項12)。
また、項7の半導体装置では、前記オン抵抗Ronおよび前記耐電圧Vbについて、下記関係式(7)が成り立つことがとりわけ好ましい(項13)。
この構成において、前記チャネル層に連なるように前記ドリフト層内に形成され、前記チャネル層から前記エピタキシャル層の前記裏面に向かって延びた第2導電型のピラー層をさらに含む場合、前記エピタキシャル層において前記チャネル層に形成されるチャネルの移動度が50cm2/Vs以上であり、前記基板の厚さが100μm以下であることが好ましい(項14)。
また、前記半導体装置では、前記エピタキシャル層において前記ゲートトレンチの前記底面に形成された第2導電型の耐電圧保持層をさらに含むことが好ましい(項15)。
半導体装置のオフ時に大きな電界がかかり易いゲートトレンチの底面に接する部分を厚くすることにより、ゲート絶縁膜の底部への電界集中を防止することができる。
この構成によれば、ゲート絶縁膜とゲートトレンチの側面との間の界面準位を低くすることができるので、チャネル層に形成されるチャネルの移動度を高くすることができる。これにより、チャネル抵抗を低減でき、オン抵抗Ronを低減することができる。また、前記基板のオフ角が0°〜2°の範囲とすることにより、チャネル抵抗をさらに低減でき、オン抵抗Ronをさらに低減することができる。
2 ソースパッド
3 除去領域
4 ゲートパッド
5 基板
6 エピタキシャル層
7 (基板の)表面
8 (基板の)裏面
9 アクティブ領域
10 周辺領域
11 ゲートトレンチ
12 (単位セルの)角部
13 単位セル
14 (ゲートトレンチの)側面
15 (ゲートトレンチの)底面
16 (ゲートトレンチの)コーナ部
17 ゲート絶縁膜
18 (ゲート絶縁膜の)底部
19 (ゲート絶縁膜の)側部
20 ゲート電極
21 ソーストレンチ
22 (ソーストレンチの)側面
23 (ソーストレンチの)底面
24 (ソーストレンチの)コーナ部
25 ソース層
26 チャネル層
27 ドリフト層
28 ゲート耐電圧保持層
29 ソース耐電圧保持層
30 (ゲートトレンチの)交差部
31 (ゲートトレンチの)直線部
32 (ゲート耐電圧保持層の)第1部分
33 (ゲート耐電圧保持層の)第2部分
34 チャネルコンタクト層
35 ガードリング
36 層間絶縁膜
37 コンタクトホール
38 ソース電極
39 ドレイン電極
51 半導体装置
52 p型ピラー層
81 半導体装置
Claims (15)
- ゲートトレンチおよびソーストレンチが形成された第1導電型のSiCからなる半導体層と、
前記ゲートトレンチの側面および底面に形成されたゲート絶縁膜と、
前記ゲートトレンチに埋め込まれ、前記ゲート絶縁膜を介して前記半導体層に対向しているゲート電極と、
前記半導体層の表面側に露出するように形成され、前記ゲートトレンチの前記側面の一部および前記ソーストレンチの側面の一部を形成する第1導電型のソース層と、
前記ソース層に対して前記半導体層の裏面側に前記ソース層に接するように形成され、前記ゲートトレンチの前記側面の一部および前記ソーストレンチの前記側面の一部を形成する第2導電型のチャネル層と、
前記チャネル層に対して前記半導体層の前記裏面側に前記チャネル層に接するように形成され、前記ゲートトレンチの前記底面を形成する第1導電型のドリフト層と、
前記ゲートトレンチの一部の領域において、前記側面と前記底面とが交わる前記ゲートトレンチのエッジ部を覆うように、もしくは前記ゲートトレンチの前記底面のみに接するように形成された第2導電型のゲート耐電圧保持層とを含む、半導体装置。 - ゲートトレンチが形成された第1導電型のSiCからなる半導体層と、
前記ゲートトレンチの側面および底面に形成されたゲート絶縁膜と、
前記ゲートトレンチに埋め込まれ、前記ゲート絶縁膜を介して前記半導体層に対向しているゲート電極と、
前記半導体層の表面側に露出するように形成され、前記ゲートトレンチの前記側面の一部を形成する第1導電型のソース層と、
前記ソース層に対して前記半導体層の裏面側に前記ソース層に接するように形成され、前記ゲートトレンチの前記側面の一部を形成する第2導電型のチャネル層と、
前記チャネル層に対して前記半導体層の前記裏面側に前記チャネル層に接するように形成され、前記ゲートトレンチの前記底面を形成する第1導電型のドリフト層と、
前記ゲートトレンチの前記側面と前記底面とが交わる前記ゲートトレンチのエッジ部を覆うように、もしくは前記ゲートトレンチの前記底面のみに接するように形成された第2導電型のゲート耐電圧保持層と、
前記チャネル層に連なるように前記ドリフト層内に形成され、前記チャネル層から前記半導体層の前記裏面に向かって延びた第2導電型のピラー層とを含む、半導体装置。 - 前記半導体層において前記チャネル層に形成されるチャネルの移動度が11cm2/Vs以上であり、前記基板の厚さが100μm以下である、請求項1または2に記載の半導体装置。
- 前記半導体層において前記チャネル層に形成されるチャネルの移動度が50cm2/Vs以上であり、前記基板の厚さが250μm以下である、請求項1または2に記載の半導体装置。
- 前記半導体層において前記チャネル層に形成されるチャネルの移動度が50cm2/Vs以上であり、前記基板の厚さが100μm以下である、請求項1または2に記載の半導体装置。
- 前記半導体層において前記チャネル層に形成されるチャネルの移動度が11cm2/Vs以上であり、前記基板の厚さが250μm以下である、請求項2に記載の半導体装置。
- 前記ゲート絶縁膜は、前記ゲートトレンチの前記底面に接する底部と、前記ゲートトレンチの前記側面に接する側部とを含み、
前記ゲート絶縁膜の前記底部は、前記ゲート絶縁膜の前記側部よりも厚い、請求項1〜6のいずれか一項に記載の半導体装置。 - 前記ゲート絶縁膜の前記底部の厚さが1000Å〜3000Åでり、
前記ゲート絶縁膜の前記側部の厚さが400Å〜800Åである、請求項7に記載の半導体装置。 - 前記半導体層は、オフ角が0°〜4°である基板を含む、請求項1〜8のいずれか一項に記載の半導体装置。
- 前記半導体層は、格子状の前記ゲートトレンチにより区画され、複数の角部を有する多角柱状の単位セルを複数含み、
前記ゲート耐電圧保持層は、前記ゲートトレンチのエッジ部のうち前記単位セルの前記角部に形成された前記ゲートトレンチのコーナーエッジ部に形成されている、請求項1〜9のいずれか一項に記載の半導体装置。 - 前記ピラー層は、前記半導体層の前記表面を基準に、前記ゲート耐電圧保持層よりも深く形成されている、請求項2に記載の半導体装置。
- 前記半導体層は、前記半導体層の前記表面を基準にした前記ピラー層の深さよりも薄く形成された基板を含む、請求項11に記載の半導体装置。
- 前記ピラー層の上方に形成されたソーストレンチを含む、請求項2、11または12に記載の半導体装置。
- 前記半導体層は、前記ドリフト層の厚さよりも薄く形成された基板を含む、請求項1に記載の半導体装置。
- 前記ゲートトレンチは、交差部および直線部を有する格子状に形成されており、
前記半導体層は、格子状の前記ゲートトレンチにより区画され、複数の角部を有する多角柱状の単位セルを複数含み、
前記ゲート耐電圧保持層は、
格子状の前記ゲートトレンチの交差部において前記単位セルの前記角部に形成された前記ゲートトレンチのコーナーエッジ部に形成された第1部分と、
格子状の前記ゲートトレンチの直線部の底面に形成され、前記ゲートトレンチの直線部の幅よりも狭い幅を有し、隣り合う前記第1部分同士を繋ぐ第2部分とを含む、請求項1〜14のいずれか一項に記載の半導体装置。
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