JP2013115385A - 半導体装置 - Google Patents

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Abstract

【課題】低オン抵抗および高耐電圧を両立させることができ、デバイスサイズの小型化、製造歩留まりの向上およびコストの低減を達成することができる半導体装置を提供する。
【解決手段】基板５と、基板上５に形成され、ゲートトレンチ１１が形成されたエピタキシャル層６と、ゲートトレンチ１１の側面１４および底面１５に形成されたゲート絶縁膜１７と、ゲートトレンチ１１に埋め込まれ、ゲート絶縁膜１７を介してエピタキシャル層６に対向しているゲート電極２０と、エピタキシャル層６の表面側から裏面側へ向かって順に形成されたソース層２５、チャネル層２６およびドリフト層２７とを含む半導体装置１において、オン抵抗Ｒｏｎを変数ｙとし、耐電圧Ｖｂを変数ｘとする関数で表したときに、下記関係式（１）を成立させる。
ｙ≦９×１０−７ｘ２−０．０００４ｘ＋０．７００１…（１）
【選択図】図２

Description

本発明は、トレンチゲート構造を有するＳｉＣ半導体装置に関する。
従来、モータ制御システム、電力変換システムなど、各種パワーエレクトロニクス分野におけるシステムに主として使用される半導体パワーデバイスが注目されている。
この種の半導体パワーデバイスとして、たとえば、トレンチゲート構造を有するＳｉＣ半導体装置が提案されている。
たとえば、特許文献１は、ｎ＋型のＳｉＣ基板と、当該ＳｉＣ基板上に形成されたｎ−型のエピタキシャル層（ドリフト領域）と、エピタキシャル層の表面側に形成されたｐ型のボディ領域と、ボディ領域内においてその表面側に形成されたｎ＋型のソース領域と、ソース領域およびボディ領域を貫通してドリフト領域に達するように形成されたゲートトレンチと、ゲートトレンチの内面に形成されたゲート絶縁膜と、ゲートトレンチに埋設されたゲート電極とを含む、電界効果トランジスタを開示している。
特開２０１１−１３４９１０号公報
本発明の目的は、低オン抵抗および高耐電圧を両立させることができ、デバイスサイズの小型化、製造歩留まりの向上およびコストの低減を達成することができる半導体装置を提供することである。
本発明の半導体装置は、第１導電型のＳｉＣからなる基板と、前記基板上に形成され、ゲートトレンチが形成された第１導電型のＳｉＣからなるエピタキシャル層と、前記ゲートトレンチの側面および底面に形成されたゲート絶縁膜と、前記ゲートトレンチに埋め込まれ、前記ゲート絶縁膜を介して前記エピタキシャル層に対向しているゲート電極と、前記エピタキシャル層の表面側に露出するように形成され、前記ゲートトレンチの前記側面の一部を形成する第１導電型のソース層と、前記ソース層に対して前記エピタキシャル層の裏面側に前記ソース層に接するように形成され、前記ゲートトレンチの前記側面の一部を形成する第２導電型のチャネル層と、前記チャネル層に対して前記エピタキシャル層の前記裏面側に前記チャネル層に接するように形成され、前記ゲートトレンチの前記底面を形成する第１導電型のドリフト層とを含み、オン抵抗Ｒｏｎを変数ｙとし、耐電圧Ｖｂを変数ｘとする関数で表したときに、下記関係式（１）が成り立つことを特徴としている（請求項１）。
ｙ≦９×１０−７ｘ２−０．０００４ｘ＋０．７００１…（１）
本発明の半導体装置によれば、オン抵抗Ｒｏｎ（ｍΩ・ｃｍ２）を変数ｙとし、耐電圧Ｖｂ（Ｖ）を変数ｘとする関数で表したときに、上記関係式（１）が成り立つので、従来では背反の関係にあったオン抵抗Ｒｏｎの低減および耐電圧Ｖｂの向上を両立させることができる。
これにより、従来品と同抵抗品（オン抵抗Ｒｏｎが同じ製品）を作製する場合には、基板やエピタキシャル層のアクティブ面積を小さくしながら十分な耐電圧を確保できるので、デバイスサイズを小型にすることができ、延いては、本発明の半導体装置を備える半導体モジュールを小型にすることもできる。その結果、１つの基板から得られるチップの数を増やすことができるので、製造歩留まりの向上でき、製造コストを低減することができる。
他方、従来品と同じアクティブ面積の半導体装置を作製する場合には、従来品に比べてオン抵抗Ｒｏｎが低減されるので、電流容量を向上させることができる。
たとえば、本発明の半導体装置では、前記エピタキシャル層において前記チャネル層に形成されるチャネルの移動度が１１ｃｍ２／Ｖｓ以上である場合、前記基板の厚さが１００μｍ以下であることが好ましい（請求項２）。
本発明のようなトレンチゲート構造を有するＳｉＣ半導体装置では、オン抵抗Ｒｏｎに対して基板の抵抗が占める割合が１５〜２５％程度ある。そのため、基板の厚さを１００μｍ以下にすることにより、オン抵抗Ｒｏｎを効果的に低減することができる。従って、チャネル抵抗を低減するためにチャネルの移動度を高めるにしても１１ｃｍ２／Ｖｓ以上でよいので、エピタキシャル層を比較的厚く形成したり、エピタキシャル層の不純物濃度を小さくしたりすることができる。そのため、高い耐電圧を実現することができる。
また、本発明の半導体装置では、前記オン抵抗Ｒｏｎおよび前記耐電圧Ｖｂについて、下記関係式（２）が成り立つことが好ましい（請求項３）。
ｙ≦９×１０−７ｘ２−０．０００４ｘ＋０．６９８４…（２）
この構成において、たとえば、前記エピタキシャル層において前記チャネル層に形成されるチャネルの移動度が５０ｃｍ２／Ｖｓ以上である場合、前記基板の厚さは２５０μｍ以下であってもよい（請求項４）。
チャネルの移動度を５０ｃｍ２／Ｖｓ以上とすることにより、チャネル抵抗を十分低減することができる。そのため、基板の抵抗を低減するために基板を薄くするにしても２５０μｍ以下でよいので、実用上十分な強度を基板に付与することができる。その結果、半導体装置の製造工程において、基板のハンドリングやダイシングを効率よく行うことができる。
また、本発明の半導体装置では、前記オン抵抗Ｒｏｎおよび前記耐電圧Ｖｂについて、下記関係式（３）が成り立つことがさらに好ましい（請求項５）。
ｙ≦９×１０−７ｘ２−０．０００４ｘ＋０．４４３４…（３）
この構成において、たとえば、前記エピタキシャル層において前記チャネル層に形成されるチャネルの移動度を５０ｃｍ２／Ｖｓ以上である場合、前記基板の厚さは１００μｍ以下であることが好ましい（請求項６）。
また、本発明の半導体装置は、第１導電型のＳｉＣからなる基板と、前記基板上に形成され、ゲートトレンチが形成された第１導電型のＳｉＣからなるエピタキシャル層と、前記ゲートトレンチの側面および底面に形成されたゲート絶縁膜と、前記ゲートトレンチに埋め込まれ、前記ゲート絶縁膜を介して前記エピタキシャル層に対向しているゲート電極と、前記エピタキシャル層の表面側に露出するように形成され、前記ゲートトレンチの前記側面の一部を形成する第１導電型のソース層と、前記ソース層に対して前記エピタキシャル層の裏面側に前記ソース層に接するように形成され、前記ゲートトレンチの前記側面の一部を形成する第２導電型のチャネル層と、前記チャネル層に対して前記エピタキシャル層の前記裏面側に前記チャネル層に接するように形成され、前記ゲートトレンチの前記底面を形成する第１導電型のドリフト層とを含み、オン抵抗Ｒｏｎを変数ｙとし、耐電圧Ｖｂを変数ｘとする関数で表したときに、下記関係式（４）が成り立つことを特徴としている（請求項７）。
ｙ≦２×１０−７ｘ２−０．０００２ｘ＋０．９５５１…（４）
本発明の半導体装置によれば、オン抵抗Ｒｏｎを変数ｙとし、耐電圧Ｖｂを変数ｘとする関数で表したときに、上記関係式（４）が成り立つので、従来では背反の関係にあったオン抵抗Ｒｏｎの低減および耐電圧Ｖｂの向上を両立させることができる。
これにより、従来品と同抵抗品（オン抵抗Ｒｏｎが同じ製品）を作製する場合には、基板やエピタキシャル層のアクティブ面積を小さくしながら十分な耐電圧Ｖｂを確保できるので、デバイスサイズを小型にすることができ、延いては、本発明の半導体装置を備える半導体モジュールを小型にすることもできる。その結果、１つの基板から得られるチップの数を増やすことができるので、製造歩留まりの向上でき、製造コストを低減することができる。
他方、従来品と同じアクティブ面積の半導体装置を作製した場合には、従来品に比べてオン抵抗Ｒｏｎが低減されるので、電流容量を向上させることができる。
たとえば、本発明の半導体装置では、前記チャネル層に連なるように前記ドリフト層内に形成され、前記チャネル層から前記エピタキシャル層の前記裏面に向かって延びた第２導電型のピラー層をさらに含むことが好ましく、その場合、前記エピタキシャル層において前記チャネル層に形成されるチャネルの移動度は１１ｃｍ２／Ｖｓ以上であり、前記基板の厚さが２５０μｍ以下であってもよい（請求項８）。
この構成によれば、エピタキシャル層内に第２導電型のピラー層と第１導電型のドリフト層によるスーパージャンクション構造が形成されているので、チャネルの移動度を１１ｃｍ２／Ｖｓ以上とし、基板の厚さを２５０μｍ以下にすることで、上記関係式（４）を成立させることができる。
すなわち、チャネルの移動度を高めるにしても１１ｃｍ２／Ｖｓ以上でよく、基板を薄くするにしても２５０μｍ以下でよいので、エピタキシャル層を比較的厚く保ち、不純物濃度を小さくできながら、基板に対しては、実用上十分な強度を付与することができる。
また、本発明の半導体装置では、前記オン抵抗Ｒｏｎおよび前記耐電圧Ｖｂについて、下記関係式（５）が成り立つことが好ましい（請求項９）。
ｙ≦２×１０−７ｘ２−０．０００２ｘ＋０．７００１…（５）
この構成において、たとえば、前記チャネル層に連なるように前記ドリフト層内に形成され、前記チャネル層から前記エピタキシャル層の前記裏面に向かって延びた第２導電型のピラー層をさらに含む場合、前記エピタキシャル層において前記チャネル層に形成されるチャネルの移動度が１１ｃｍ２／Ｖｓ以上であり、前記基板の厚さが１００μｍ以下であることが好ましい（請求項１０）。
この構成によれば、エピタキシャル層内に第２導電型のピラー層と第１導電型のドリフト層によるスーパージャンクション構造が形成されているので、チャネルの移動度を１１ｃｍ２／Ｖｓ以上とし、基板の厚さを１００μｍ以下にすることで、上記関係式（５）を成立させることができる。
また、本発明の半導体装置では、前記オン抵抗Ｒｏｎおよび前記耐電圧Ｖｂについて、下記関係式（６）が成り立つことがさらに好ましい（請求項１１）。
ｙ≦２×１０−７ｘ２−０．０００２ｘ＋０．６９８４…（６）
この構成において、たとえば、前記チャネル層に連なるように前記ドリフト層内に形成され、前記チャネル層から前記エピタキシャル層の前記裏面に向かって延びた第２導電型のピラー層をさらに含む場合、前記エピタキシャル層において前記チャネル層に形成されるチャネルの移動度が５０ｃｍ２／Ｖｓ以上であり、前記基板の厚さが２５０μｍ以下であることが好ましい（請求項１２）。
この構成によれば、エピタキシャル層内に第２導電型のピラー層と第１導電型のドリフト層によるスーパージャンクション構造が形成されているので、チャネルの移動度を５０ｃｍ２／Ｖｓ以上とし、基板の厚さを２５０μｍ以下にすることで、上記関係式（６）を成立させることができる。
また、本発明の半導体装置では、前記オン抵抗Ｒｏｎおよび前記耐電圧Ｖｂについて、下記関係式（７）が成り立つことがとりわけ好ましい（請求項１３）。
ｙ≦２×１０−７ｘ２−０．０００２ｘ＋０．４４３４…（７）
この構成において、前記チャネル層に連なるように前記ドリフト層内に形成され、前記チャネル層から前記エピタキシャル層の前記裏面に向かって延びた第２導電型のピラー層をさらに含む場合、前記エピタキシャル層において前記チャネル層に形成されるチャネルの移動度が５０ｃｍ２／Ｖｓ以上であり、前記基板の厚さが１００μｍ以下であることが好ましい（請求項１４）。
この構成によれば、エピタキシャル層内に第２導電型のピラー層と第１導電型のドリフト層によるスーパージャンクション構造が形成されているので、チャネルの移動度を５０ｃｍ２／Ｖｓ以上とし、基板の厚さを１００μｍ以下にすることで、上記関係式（７）を成立させることができる。
また、本発明の半導体装置では、前記エピタキシャル層において前記ゲートトレンチの前記底面に形成された第２導電型の耐電圧保持層をさらに含むことが好ましい（請求項１５）。
この構成によれば、耐電圧保持層とドリフト層との接合（ｐｎ接合）により生じる空乏層を、ゲートトレンチ付近に発生させることができる。そして、この空乏層の存在により、ゲート電極を基準とする高い電位の等電位面をゲート絶縁膜から遠ざけることができる。その結果、ゲート絶縁膜にかかる電界を小さくすることができ、絶縁破壊を防止できるので、耐電圧を一層向上させることができる。
また、本発明の半導体装置では、前記ゲート絶縁膜は、前記ゲートトレンチの前記底面に接する底部と、前記ゲートトレンチの前記側面に接する側部とを含み、前記ゲート絶縁膜の前記底部は、前記ゲート絶縁膜の前記側部よりも厚いことが好ましい（請求項１６）。
半導体装置のオフ時に大きな電界がかかり易いゲートトレンチの底面に接する部分を厚くすることにより、ゲート絶縁膜の底部への電界集中を防止することができる。
また、本発明の半導体装置では、前記基板のオフ角が、０°〜４°であることが好ましい（請求項１７）。
この構成によれば、ゲート絶縁膜とゲートトレンチの側面との間の界面準位を低くすることができるので、チャネル層に形成されるチャネルの移動度を高くすることができる。これにより、チャネル抵抗を低減でき、オン抵抗Ｒｏｎを低減することができる。また、前記基板のオフ角が０°〜２°の範囲とすることにより、チャネル抵抗をさらに低減でき、オン抵抗Ｒｏｎをさらに低減することができる。
図１（ａ）（ｂ）は、本発明の第１実施形態に係る半導体装置の模式的な平面図であって、図１（ａ）は全体図、図１（ｂ）は内部拡大図をそれぞれ示す。 図２は、図１（ａ）（ｂ）の半導体装置の断面図であって、図１（ｂ）の切断線II−IIでの切断面を示す。 図３は、図１（ａ）（ｂ）の半導体装置の断面図であって、図１（ｂ）の切断線III−IIIでの切断面を示す。 図４は、図２および図３の半導体装置におけるオン抵抗Ｒｏｎと耐電圧Ｖｂとの関係を示すグラフ（シミュレーションデータ）である。 図５は、本発明の第２実施形態に係る半導体装置の模式的な断面図であって、図２と同じ位置での切断面を示す。 図６は、本発明の第２実施形態に係る半導体装置の模式的な断面図であって、図３と同じ位置での切断面を示す。 図７は、図５および図６の半導体装置におけるオン抵抗Ｒｏｎと耐電圧Ｖｂとの関係を示すグラフ（シミュレーションデータ）である。 図８は、本発明の第３実施形態に係る半導体装置の模式的な断面図であって、図２と同じ位置での切断面を示す。 図９は、本発明の第３実施形態に係る半導体装置の模式的な断面図であって、図３と同じ位置での切断面を示す。
以下では、本発明の実施の形態を、添付図面を参照して詳細に説明する。
図１（ａ）（ｂ）は、本発明の第１実施形態に係る半導体装置の模式的な平面図であって、図１（ａ）は全体図、図１（ｂ）は内部拡大図をそれぞれ示す。図２は、図１（ａ）（ｂ）の半導体装置の断面図であって、図１（ｂ）の切断線II−IIでの切断面を示す。図３は、図１（ａ）（ｂ）の半導体装置の断面図であって、図１（ｂ）の切断線III−IIIでの切断面を示す。
半導体装置１は、ＳｉＣが採用されたトレンチゲート型ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）を含む。半導体装置１の外形は、たとえば、図１（ａ）に示すように、平面視正方形のチップ状である。チップ状の半導体装置１のサイズは、図１（ａ）の紙面における上下左右方向の長さがそれぞれ数ｍｍ程度である。
半導体装置１の表面には、ソースパッド２が形成されている。ソースパッド２は、四隅が外方へ湾曲した平面視略正方形状であり、半導体装置１の表面のほぼ全域を覆うように形成されている。このソースパッド２には、その一辺の中央付近に除去領域３が形成されている。除去領域３は、ソースパッド２が形成されていない領域である。
除去領域３には、ゲートパッド４が配置されている。ゲートパッド４とソースパッド２との間には間隔が設けられており、これらは互いに絶縁されている。
次に、半導体装置１の内部構造について説明する。
半導体装置１は、ＳｉＣからなる基板５と、基板５上に形成されたＳｉＣからなるエピタキシャル層６とを含む。基板５およびエピタキシャル層６の導電型は、いずれも第１導電型としてのｎ型である。具体的には、基板５は、ｎ＋型（たとえば、濃度が１×１０１８〜１×１０２１ｃｍ−３）であり、エピタキシャル層６は、基板５よりも低濃度のｎ−型（たとえば、濃度が１×１０１５〜１×１０１７ｃｍ−３）である。
基板５の厚さは、たとえば、３０μｍ〜４００μｍであるが、半導体装置１のチャネル移動度に合わせて、上記した範囲内で適宜変更することができる。一例として、チャネル移動度が１１ｃｍ２／Ｖｓ以上の場合には、基板５の厚さは１００μｍ以下（かつ、５０μｍ以上）であることが好ましい。また、チャネル移動度が５０ｃｍ２／Ｖｓ以上の場合には、基板５の厚さは２５０μｍ以下（かつ、２００μｍ以上）であってもよい。
このような厚さの基板５は、当該厚さのＳｉＣウエハを手に入れることができるのであれば、図２に「薄化前」で示すように、ＳｉＣウエハをそのまま用いればよい。一方、ＳｉＣウエハよりも薄くする必要があれば、たとえば、基板５を裏面８（エピタキシャル層６が形成された表面７の反対側の面）側からグラインド、ドライエッチング、サンドブラスト等の方法により基板５を研削して、図２に「薄化後」で示すように薄くすればよい。
従来は、ウエハの破損を防止するために、基板はその上に成長するエピタキシャル層よりも厚くされていた。これに対し、本願発明者は、トレンチゲート構造を有するＳｉＣ半導体装置では、オン抵抗Ｒｏｎに対して基板の抵抗が占める割合が１５〜２５％程度あるので、半導体装置１の強度を損なわない範囲で基板５を薄化すれば、半導体装置１の強度を確保しながら、オン抵抗Ｒｏｎを効果的に低減できることを見出したものである。
また、エピタキシャル層６の厚さは、この実施形態では、たとえば、３μｍ〜１００μｍである。
また、基板５は、たとえば、４°のオフ角を有している。具体的には、基板５の表面７（主面）が、（０００１）面に対して［１１−２０］軸方向に４°のオフ角で傾斜した面となっている。オフ角は、これに限らず、０°〜４°の範囲で選択することができる。
半導体装置１には、図１（ａ）に示すように、アクティブ領域９と、アクティブ領域９を取り囲む周辺領域１０が形成されている。アクティブ領域９は、たとえば、平面視において半導体装置１の中央部に配置されている。
アクティブ領域９においてエピタキシャル層６には、ゲートトレンチ１１が形成されている。ゲートトレンチ１１は、この実施形態では、図１（ｂ）に示すように格子状に形成されている。ただし、ゲートトレンチ１１の形状は、格子状に限らず、ストライプ状、ハニカム状等であってもよい。
この実施形態では、格子状のゲートトレンチ１１が形成されることにより、エピタキシャル層６にはゲートトレンチ１１で取り囲まれた各窓部分に、４つの角部１２を有する直方体形状（平面視正方形状）の単位セル１３が多数形成されている。単位セル１３では、ゲートトレンチ１１の深さ方向がゲート長方向であり、そのゲート長方向に直交する各単位セル１３の周方向がゲート幅方向である。
また、ゲートトレンチ１１は、側面１４と底面１５とが交わるコーナ部１６が湾曲面となるように断面Ｕ字状に形成されている。この場合、ゲートトレンチ１１の側面１４は、０°〜４°のオフ角を有する基板５の表面７の垂直面に対して、たとえば、０°〜４°の角度で傾斜している。ゲートトレンチ１１の側面１４のチャネル部分を実質的にオフ角０°にすることにより、ゲート絶縁膜１７（後述）とゲートトレンチ１１の側面１４との間の界面準位を低くすることができるので、チャネル層２６（後述）に形成されるチャネルの移動度を高くすることができる。これにより、チャネル抵抗を低減でき、オン抵抗Ｒｏｎを低減することができる。
ゲートトレンチ１１は、たとえば、エピタキシャル層６をドライエッチングしてゲートトレンチ１１の外形を形成した後、その内面をウエットエッチングすることにより形成されている。これにより、ゲートトレンチ１１の側面１４の平坦性を改善することができる。その結果、ゲートトレンチ１１の側面１４に沿って電流が流れる際、電子同士の衝突を低減することができるので、チャネル移動度を高くすることができる。
ゲートトレンチ１１の内面（側面１４、底面１５およびコーナ部１６）には、その全域を覆うように、ＳｉＯ２等の絶縁物からなるゲート絶縁膜１７が形成されている。
ゲート絶縁膜１７は、ゲートトレンチ１１の底面１５に接する底部１８と、ゲートトレンチ１１の側面１４に接する側部１９とを含み、底部１８が側部１９よりも厚くなっている。たとえば、側部１９の厚さが４００Å〜８００Åであるのに対し、底部１８の厚さは１０００Å〜３０００Åである。半導体装置１のオフ時に大きな電界がかかり易いゲートトレンチ１１の底面１５に接する底部１８を厚くすることにより、ゲート絶縁膜１７の底部１８への電界集中を防止することができる。
ゲート絶縁膜１７の底部１８と側部１９と間に厚さの差を設けるには、たとえば、ゲートトレンチ１１の形成後、まず、ＣＶＤ法等の方法により、ゲートトレンチ１１の内部が満たされるまで絶縁材料を堆積して絶縁層を形成する。そして、エッチバック等の方法により、当該絶縁層の表面（エッチバック面）をエピタキシャル層６の裏面側に後退させる。これにより、絶縁層のゲートトレンチ１１の側面１４に接している部分を除去し、底面１５上に残った絶縁層を底部１８として残す。その後、熱酸化等の方法により、露出しているゲートトレンチ１１の側面１４上に側部１９を形成すればよい。以上の工程を経て、底部１８と側部１９と間に厚さの差が設けられたゲート絶縁膜１７を形成することができる。
また、ゲートトレンチ１１には、ポリシリコン等の導電材料からなるゲート電極２０が埋設されている。ゲート電極２０は、ゲート絶縁膜１７を介してエピタキシャル層６に対向している。
各単位セル１３の中央部にはソーストレンチ２１が形成されている。この実施形態では、ソーストレンチ２１の形状は平面視四角形状であり、また、ソーストレンチ２１の深さはゲートトレンチ１１と同じである。ソーストレンチ２１もゲートトレンチ１１と同様に、側面２２と底面２３とが交わるコーナ部２４が湾曲面となるように断面Ｕ字状に形成されている。
各単位セル１３には、エピタキシャル層６の表面側から裏面側へ向かって順にソース層２５、チャネル層２６およびドリフト層２７が形成され、これらの層２５〜２７は互いに接している。これらの層２５〜２７の導電型は、ソース層２５およびドリフト層２７が第１導電型としてのｎ型であり、チャネル層２６は第２導電型としてのｐ型である。具体的には、ソース層２５は、ｎ＋型（たとえば、濃度が１×１０１８〜１×１０２１ｃｍ−３）であり、チャネル層２６は、ｐ型（たとえば、濃度が１．０×１０１６ｃｍ−３〜１．０×１０１９ｃｍ−３）であり、ドリフト層２７は、ソース層２５よりも低濃度のｎ−型（たとえば、濃度が１×１０１５〜１×１０１７ｃｍ−３）である。
ソース層２５は、ゲートトレンチ１１の側面１４の一部およびソーストレンチ２１の側面２２の一部を形成している。チャネル層２６も同様に、ゲートトレンチ１１の側面１４の一部およびソーストレンチ２１の側面２２の一部を形成している。そして、ドリフト層２７は、ゲートトレンチ１１のコーナ部１６および底面１５、ならびにソーストレンチ２１のコーナ部２４および底面２３を形成している。
これらの層２５〜２７は、基板５上にエピタキシャル層６を成長させた後、イオン注入および活性化処理により形成してもよいし、基板５の表面７側から順にドリフト層２７、チャネル層２６およびソース層２５を直接エピタキシャル成長させることにより形成してもよい。これらの方法のうち、後者のエピタキシャル成長を用いる方法であれば、ゲート絶縁膜１７とゲートトレンチ１１の側面１４との間の界面準位を低くすることができるので好ましい。
また、エピタキシャル層６には、耐電圧保持層としてのゲート耐電圧保持層２８およびソース耐電圧保持層２９が形成されている。これらの層２８，２９の導電型は、いずれも第２導電型としてのｐ型である。具体的には、ゲート耐電圧保持層２８およびソース耐電圧保持層２９は、ｐ型（たとえば、濃度が１．０×１０１６ｃｍ−３〜１．０×１０１９ｃｍ−３）である。
ゲート耐電圧保持層２８は、格子状のゲートトレンチ１１に沿って形成されており、ゲートトレンチ１１の交差部３０に形成された第１部分３２と、ゲートトレンチ１１の直線部３１に形成された第２部分３３とを一体的に含んでいる。
ゲート耐電圧保持層２８の第１部分３２は、交差部３０におけるゲートトレンチ１１の底面１５からゲートトレンチ１１のコーナ部１６を経て、コーナ部１６直上のチャネル層２６に至るように形成されている。すなわち、第１部分３２は、平面視では、ゲートトレンチ１１の交差部３０よりもやや大きい正方形状に形成されていて、その各角が、当該交差部３０に臨む４つの単位セル１３の各角部１２にそれぞれ入り込んでいる。第１部分３２においてゲートトレンチ１１の底面１５から基板５へ向かう方向に沿う厚さＴ１は、たとえば、０．８μｍ程度である。
ゲート耐電圧保持層２８の第２部分３３は、隣り合う第１部分３２同士を繋ぐ一定幅の直線状に形成されていて、ゲートトレンチ１１のコーナ部１６に重ならないように、底面１５にのみ形成されている。また、第２部分３３は、ゲートトレンチ１１の直線部３１の幅（互いに向き合うゲートトレンチ１１の側面１４間の距離（たとえば、１μｍ）よりも狭い幅（たとえば、１．８μｍ）を有している。また、第２部分３３においてゲートトレンチ１１の底面１５から基板５へ向かう方向に沿う厚さＴ２は、第１部分３２の厚さＴ１よりも小さく（すなわち、Ｔ１＞Ｔ２）、たとえば、０．７μｍ程度である。
ソース耐電圧保持層２９は、ソーストレンチ２１の底面２３からソーストレンチ２１のコーナ部２４を経て、コーナ部２４直上のチャネル層２６に至るように形成されている。また、ソース耐電圧保持層２９においてソーストレンチ２１の底面２３から基板５へ向かう方向に沿う厚さＴ３は、ゲート耐電圧保持層２８の第１部分３２の厚さＴ１と同じである（たとえば、０．８μｍ程度）。
各ソーストレンチ２１の底面２３には、ソース耐電圧保持層２９の表層部にチャネルコンタクト層３４が形成されている。チャネルコンタクト層３４の導電型は、第２導電型としてのｐ型である。具体的には、チャネルコンタクト層３４は、ｐ＋型（たとえば、不純物濃度が１．０×１０１８ｃｍ−３〜２．０×１０２１ｃｍ−３）である。
周辺領域１０において、エピタキシャル層６の表層部には、マトリクス状に配列された単位セル１３（アクティブ領域９）を取り囲むように、アクティブ領域９から間隔を開けてｐ型のガードリング３５が複数本（この実施形態では、４本）形成されている。これらのガードリング３５は、ｐ型のチャネル層２６を形成する工程と同一のイオン注入工程で形成することができる。
エピタキシャル層６上には、ゲート電極２０を被覆するように、ＳｉＯ２等の絶縁物からなる層間絶縁膜３６が積層されている。
層間絶縁膜３６およびゲート絶縁膜１７には、ソーストレンチ２１よりも大径のコンタクトホール３７が形成されている。これにより、コンタクトホール３７内には、各単位セル１３のソーストレンチ２１の全体およびエピタキシャル層６におけるソーストレンチ２１の周縁部が露出していて、エピタキシャル層６の表面とソーストレンチ２１の底面２３との高低差に応じた段差が形成されている。
層間絶縁膜３６上には、ソース電極３８が形成されている。ソース電極３８は、各コンタクトホール３７を介して、すべての単位セル１３のソーストレンチ２１に一括して入り込んでいて、各単位セル１３において、ソーストレンチ２１の底側から順にチャネルコンタクト層３４、ソース耐電圧保持層２９、チャネル層２６およびソース層２５に接触している。すなわち、ソース電極３８は、すべての単位セル１３に対して共通の配線となっている。
そして、このソース電極３８上には層間絶縁膜（図示せず）が形成されており、その層間絶縁膜（図示せず）を介して、ソース電極３８がソースパッド２（図１（ａ）参照）に電気的に接続されている。一方、ゲートパッド４（図１（ａ）参照）は、当該層間絶縁膜（図示せず）上に引き回されたゲート配線（図示せず）を介して、ゲート電極２０に電気的に接続されている。
また、ソース電極３８は、たとえば、エピタキシャル層６との接触側から順にＴｉ／ＴｉＮ層と、Ａｌ層とが積層された構造を有している。
基板５の裏面８には、その全域を覆うようにドレイン電極３９が形成されている。このドレイン電極３９は、すべての単位セル１３に対して共通の電極となっている。ドレイン電極３９としては、たとえば、基板５側から順にＴｉ、Ｎｉ、ＡｕおよびＡｇが積層された積層構造（Ｔｉ／Ｎｉ／Ａｕ／Ａｇ）を適用することができる。
ドレイン電極３９の形成は、たとえば、まず、基板５の裏面８にＮｉを６００Å程度の厚さで堆積する。次に、基板５をレーザアニール処理することにより、Ｎｉをシリサイド化して基板５に対するコンタクト層を形成する。レーザアニール処理を採用することにより、通常のアニール処理とは異なり、ソース電極３８が高温環境下に置かれることを防止できるので、ソース電極３８の溶融を防止することができる。そして、コンタクト層の形成後は、Ｔｉ、Ｎｉ、ＡｕおよびＡｇの順に総厚で１μｍの電極を形成すればよい。
次に、図２および図３の半導体装置１のオン抵抗Ｒｏｎと耐電圧Ｖｂとの関係を調べるための試作品を作製したので説明する。
具体的には、基板５の厚さが１００μｍの半導体装置１を作製した。そして、半導体装置１の耐電圧Ｖｂがそれぞれ６００Ｖおよび１２００Ｖとなるようにエピタキシャル層６の不純物濃度を変化させ、そのときのオン抵抗Ｒｏｎを測定した。結果は、耐電圧Ｖｂ＝６００Ｖのときのオン抵抗Ｒｏｎが０．７９ｍΩ・ｃｍ２であり、耐電圧Ｖｂ＝１２００Ｖのときのオン抵抗Ｒｏｎが１．４１ｍΩ・ｃｍ２であった。なお、耐電圧Ｖｂを測定するときのドレイン飽和電流（ＩＤＳＳ）は１００μＡとし、オン抵抗Ｒｏｎを測定するときの電流密度ＪＤは１００Ａ／ｃｍ２とした。
また、図２および図３の半導体装置１のオン抵抗Ｒｏｎと耐電圧Ｖｂとの関係を調べるためのシミュレーションを行ったので説明する。
具体的には、チャネル移動度（Ｃｈ移動度）が１１ｃｍ２／Ｖｓ、３０ｃｍ２／Ｖｓ、５０ｃｍ２／Ｖｓおよび１００ｃｍ２／Ｖｓに設定された４パターンの半導体装置それぞれに関して、基板５の厚さを１００μｍに設定した条件（Ｓｕｂ薄化）と、基板５の厚さを２５０μｍに設定した条件それぞれについてシミュレーションを行い、合計８つのシミュレーション例１〜８を行った。
各シミュレーション例１〜８では、所定の耐電圧Ｖｂとなるようにエピタキシャル層６の不純物濃度を変化させ（測定Ｎｏが小さいほどエピタキシャル層６の不純物濃度が濃く、測定Ｎｏが大きいほどエピタキシャル層６の不純物濃度が薄い）、そのときのオン抵抗Ｒｏｎをシミュレーションした。そして、オン抵抗Ｒｏｎを変数ｙとし、耐電圧Ｖｂを変数ｘとする関数で表すことにより、耐電圧Ｖｂとオン抵抗Ｒｏｎとの間にどのような関係が成り立つかを調べた。なお、耐電圧Ｖｂを測定するときのドレイン飽和電流（ＩＤＳＳ）は１００μＡとし、オン抵抗Ｒｏｎを測定するときの電流密度ＪＤは１００Ａ／ｃｍ２とした。
結果を下記表１および図４に示す。
Figure 2013115385
図４において、各例１〜８のプロットをつないだグラフは、上から順に例５、例６、例１＝例７、例８、例２、例３および例４それぞれのグラフである。
これらの例１〜８のうち、例１のグラフはｙ１＝９×１０−７ｘ１ ２−０．０００４ｘ１+０．７００１…（１´）を満たし、例７のグラフはｙ２＝９×１０−７ｘ２ ２−０．０００４ｘ２＋０．６９８４…（２´）を満たし、例３のグラフはｙ３＝９×１０−７ｘ３ ２−０．０００４ｘ３＋０．４４３４…（３´）を満たすものである。
以上の結果から、この第１実施形態の半導体装置１によれば、従来の半導体装置では発現できなかった関係式（１）が成り立つことがわかった。
ｙ≦９×１０−７ｘ２−０．０００４ｘ＋０．７００１＝ｙ１…（１）
そして、この関係式（１）が成立する場合には、従来では背反の関係にあったオン抵抗Ｒｏｎの低減および耐電圧Ｖｂの向上を両立できることがわかった。
これにより、従来品と同抵抗品（オン抵抗Ｒｏｎが同じ製品）を作製する場合には、基板５やエピタキシャル層６のアクティブ領域９の面積を小さくしながら十分な耐電圧Ｖｂを確保できるので、デバイスサイズを小型にすることができ、延いては、半導体装置１を備える半導体モジュールを小型にすることもできる。その結果、１つの基板５から得られるチップの数を増やすことができるので、製造歩留まりの向上でき、製造コストを低減することができる。
他方、従来品と同じアクティブ面積の半導体装置を作製する場合には、従来品に比べてオン抵抗Ｒｏｎが低減されるので、電流容量を向上させることができる。
さらに、基板５の厚さが１００μｍ以下である場合（例１〜例４）には、チャネル抵抗を低減するためにチャネル移動度を高めるにしても１１ｃｍ２／Ｖｓ以上であれば、上記関係式（１）を成立させることができる。そのため、エピタキシャル層６を比較的厚く形成したり、エピタキシャル層６の不純物濃度を小さくしたりすることができる。そのため、同じオン抵抗Ｒｏｎでも高い耐電圧Ｖｂを実現することができる。
一方、基板５の厚さを２５０μｍとする場合でも、チャネル移動度が５０ｃｍ２／Ｖｓ以上であれば（例７〜例８）、上記関係式（１）を成立させることができる。この場合には、基板５の抵抗を低減するために基板５を薄くするにしても２５０μｍ以下でよいので、実用上十分な強度を基板に付与することができる。その結果、半導体装置１の製造工程において、基板５のハンドリングやダイシングを効率よく行うことができる。
そして、この半導体装置１では、ソース電極３８を接地した状態で、ソース電極３８とドレイン電極３９との間（ソース−ドレイン間）にドレイン電圧が印加される。この状態において、ゲート電極２０にゲート閾値電圧以上の電圧が印加されると、各単位セル１３の側壁を形成するチャネル層２６に沿ってチャネルが形成される。これにより、ドレイン電極３９からソース電極３８へ電流が流れ、各単位セル１３がオン状態となる。
一方、各単位セル１３がオフ状態（つまり、ゲート電圧が０Ｖの状態）にされ、ソース−ドレイン間に電圧が印加されたままであると、ゲート電極２０とエピタキシャル層６との間に介在するゲート絶縁膜１７に電界がかかる。
この電界は、ゲート電極２０とエピタキシャル層６との電位差に起因して生じるものである。そして、ゲートトレンチ１１の底面１５においては、ゲート電極２０を基準（０Ｖ）として非常に高い電位の等電位面が分布し、しかも等電位面の間隔が小さいため、非常に大きな電界が生じる。たとえば、ドレイン電圧が９００Ｖであれば、ドレイン電極３９に接する基板５の裏面８付近では９００Ｖの等電位面が分布しており、基板５の裏面８からエピタキシャル層６の表面側へ向かうにつれて電圧降下を生じるが、ゲートトレンチ１１の底面１５付近では、数十Ｖ程度の等電位面が分布する。そのため、ゲートトレンチ１１の底面１５では、ゲート電極２０側へ向かう非常に大きな電界が生じる。とりわけ、この実施形態のように、ゲートトレンチ１１が格子状に形成されており、格子状のゲートトレンチ１１の窓部に四角柱状の単位セル１３が配列されている場合は、単位セル１３の各角部１２に形成されたゲートトレンチ１１のコーナ部１６付近において、ゲート絶縁膜１７の絶縁破壊が特に発生しやすい。
具体的には、ゲートトレンチ１１の交差部３０の対角線上で互いに隣り合うソーストレンチ２１の距離Ｄ１（図２参照）は、ゲートトレンチ１１の直線部３１を挟んで互いに隣り合うソーストレンチ２１の距離Ｄ２（図３参照）に比べて大きくなる（たとえば、この実施形態では、Ｄ１はＤ２の１．４倍）。そのため、相対的に広いスペースがあるゲートトレンチ１１の交差部３０のコーナ部１６の直下に等電位面が入り込み、等電位面の密集を生じる。その結果、ゲートトレンチ１１の当該コーナ部１６付近において、ゲート絶縁膜１７の絶縁破壊が特に発生しやすい。
そこで、この実施形態の半導体装置１では、ゲートトレンチ１１の交差部３０のコーナ部１６にゲート耐電圧保持層２８（第１部分３２）が形成されている。これにより、第１部分３２とドリフト層２７との接合（ｐｎ接合）により生じる空乏層を、ゲートトレンチ１１の交差部３０付近に発生させることができる。さらにこの半導体装置１では、各単位セル１３に形成されたソーストレンチ２１のコーナ部２４に、ソース耐電圧保持層２９が形成されている。そのため、このソース耐電圧保持層２９とドリフト層２７との接合（ｐｎ接合）により生じる空乏層を、ソーストレンチ２１を取り囲むゲートトレンチ１１の交差部３０のコーナ部１６へ向かって広げることができる。
これらの空乏層の存在により、ゲートトレンチ１１の交差部３０のコーナ部１６とソーストレンチ２１のコーナ部２４との間に等電位面が入り込むことを防止でき、ゲート絶縁膜１７から遠ざけることができる。その結果、ゲートトレンチ１１の交差部３０のコーナ部１６付近における等電位面の密集を防止することができる。その結果、ゲート絶縁膜１７にかかる電界を小さくすることができるので、絶縁破壊を防止することができる。
また、半導体装置１では、第１部分３２がコーナ部１６を経て、コーナ部１６直上のチャネル層２６に至るように形成されているが、単位セル１３の角部１２には、チャネルが形成されないか、形成されても当該チャネルを流れる電流は微量である。したがって、チャネル層２６におけるコーナ部１６直上の部分に至るようにゲート耐電圧保持層２８（第１部分３２）を形成することにより、デバイスの性能にほとんど影響を与えずに、ゲート絶縁膜１７の破壊防止効果を一層向上させることができる。
一方、ゲートトレンチ１１の直線部３１には、直線部３１の幅よりも狭い幅のゲート耐電圧保持層２８（第２部分３３）が形成されている。これにより、第２部分３３とドリフト層２７との接合（ｐｎ接合）により生じる空乏層を、ゲートトレンチ１１の直線部３１に沿って発生させることができる。そのため、ゲートトレンチ１１の直線部３１の直下に生じる電界を、当該空乏層により緩和することができる。その結果、ゲート絶縁膜１７に生じる電界を、全体にわたって満遍なく緩和することができる。
しかも、ゲート耐電圧保持層２８（第２部分３３）がゲートトレンチ１１の直線部３１の側面１４（つまり、単位セル１３においてチャネルが形成される部分）に形成されていない。よって、チャネル特性の制御を精度よく行うこともできる。
図５は、本発明の第２実施形態に係る半導体装置の模式的な断面図であって、図２と同じ位置での切断面を示す。図６は、本発明の第２実施形態に係る半導体装置の模式的な断面図であって、図３と同じ位置での切断面を示す。図５および図６において、図２および図３に示す各部に相当する部分には、それらの各部に付した参照符号と同一の参照符号を付し、それらの部分については説明を省略する。
この第２実施形態に係る半導体装置５１では、ソーストレンチ２１が形成されていない。ソーストレンチ２１の底面２３に形成されていたチャネルコンタクト層３４は、この実施形態では、エピタキシャル層６の表面に形成されている。
また、半導体装置５１では、ドリフト層２７内にｐ型ピラー層５２が形成されている。
ｐ型ピラー層５２は、各単位セル１３のチャネル層２６の内方の領域に形成されている。より具体的には、この実施形態では、ｐ型ピラー層５２は、チャネル層２６のほぼ中央の領域において、たとえばチャネル層２６と相似形（図１（ｂ）のレイアウトでは平面視四角形）に形成されている。ｐ型ピラー層５２は、チャネル層２６に連なるように形成されており、ドリフト層２７において、チャネル層２６よりも深い位置まで基板５に向かって延びている。すなわち、ｐ型ピラー層５２は、ほぼ柱状（図１（ｂ）のレイアウトではほぼ四角柱状）に形成されている。
これにより、エピタキシャル層６には、適当なピッチで配列されたｐ型ピラー層５２と、互いに隣り合うｐ型ピラー層５２の間に挟まれたｎ−型のドリフト層２７とがエピタキシャル層６の表面に沿う方向に交互に配列されてスーパージャンクション（ＳＪ：Super Junction）構造が形成されている。
次に、図５および図６の半導体装置５１のオン抵抗Ｒｏｎと耐電圧Ｖｂとの関係を調べるためのシミュレーションを行ったので説明する。
具体的には、チャネル移動度（Ｃｈ移動度）が１１ｃｍ２／Ｖｓ、３０ｃｍ２／Ｖｓ、５０ｃｍ２／Ｖｓおよび１００ｃｍ２／Ｖｓに設定された４パターンの半導体装置それぞれに関して、基板５の厚さを１００μｍに設定した条件（Ｓｕｂ薄化）と、基板５の厚さを２５０μｍに設定した条件それぞれについてシミュレーションを行い、合計８つのシミュレーション例９〜１６を行った。
各シミュレーション例９〜１６では、所定の耐電圧Ｖｂとなるようにエピタキシャル層６の不純物濃度を変化させ（測定Ｎｏが小さいほどエピタキシャル層６の不純物濃度が濃く、測定Ｎｏが大きいほどエピタキシャル層６の不純物濃度が薄い）、そのときのオン抵抗Ｒｏｎをシミュレーションした。そして、オン抵抗Ｒｏｎを変数ｙとし、耐電圧Ｖｂを変数ｘとする関数で表すことにより、耐電圧Ｖｂとオン抵抗Ｒｏｎとの間にどのような関係が成り立つかを調べた。なお、耐電圧Ｖｂを測定するときのドレイン飽和電流（ＩＤＳＳ）は１００μＡとし、オン抵抗Ｒｏｎを測定するときの電流密度ＪＤは１００Ａ／ｃｍ２とした。
結果を下記表２および図７に示す。
Figure 2013115385
図７において、各例９〜１６のプロットをつないだグラフは、上から順に例１３、例１４、例９＝例１５、例１６、例１０、例１１および例１２それぞれのグラフである。
これらの例１〜８のうち、例１３のグラフはｙ４＝２×１０−７ｘ４ ２−０．０００２ｘ４＋０．９５５１…（４´）を満たし、例９のグラフはｙ５＝２×１０−７ｘ５ ２−０．０００２ｘ５＋０．７００１…（５´）を満たし、例１５のグラフはｙ６＝２×１０−７ｘ６ ２−０．０００２ｘ６＋０．６９８４…（６´）を満たし、例１１のグラフはｙ７＝２×１０−７ｘ７ ２−０．０００２ｘ７＋０．４４３４…（７´）を満たすものである。
以上の結果から、この第２実施形態の半導体装置５１によれば、従来の半導体装置では発現できなかった関係式（４）が成り立つことがわかった。
ｙ≦２×１０−７ｘ２−０．０００２ｘ＋０．９５５１＝ｙ４・・・（４）
そして、この関係式（４）が成立する場合には、従来では背反の関係にあったオン抵抗Ｒｏｎの低減および耐電圧Ｖｂの向上を両立できることがわかった。
これにより、従来品と同抵抗品（オン抵抗Ｒｏｎが同じ製品）を作製する場合には、基板５やエピタキシャル層６のアクティブ領域９の面積を小さくしながら十分な耐電圧Ｖｂを確保できるので、デバイスサイズを小型にすることができ、延いては、半導体装置１を備える半導体モジュールを小型にすることもできる。その結果、１つの基板５から得られるチップの数を増やすことができるので、製造歩留まりの向上でき、製造コストを低減することができる。
他方、従来品と同じアクティブ面積の半導体装置を作製する場合には、従来品に比べてオン抵抗Ｒｏｎが低減されるので、電流容量を向上させることができる。
さらに、半導体装置５１によれば、エピタキシャル層６内にｐ型ピラー層５２とｎ−型ドリフト層２７によるスーパージャンクション構造が形成されているので（例９〜例１６）、チャネル移動度を１１ｃｍ２／Ｖｓ以上とし、基板の厚さを２５０μｍ以下にすることで、上記関係式（４）を成立させることができる。
すなわち、チャネル移動度を高めるにしても１１ｃｍ２／Ｖｓ以上でよく、基板５を薄くするにしても２５０μｍ以下でよいので、エピタキシャル層６を比較的厚く保ち、不純物濃度を小さくできながら、基板５に対しては、実用上十分な強度を付与することができる。
以上、本発明の実施形態を説明したが、本発明は、他の形態で実施することもできる。
たとえば、本発明は、第１実施形態の半導体装置１と第２実施形態の半導体装置５１の構成を組み合わせることにより、図８および図９に示すように、ソーストレンチ２１およびｐ型ピラー層５２（スーパージャンクション構造）を備える半導体装置８１により実施することもできる。この半導体装置８１においてｐ型ピラー層５２は、第１実施形態のソース耐電圧保持層２９がチャネル層２６よりも深い位置まで基板５に向かって延びることにより構成されている。
また、半導体装置１，５１，８１の各半導体部分の導電型を反転した構成が採用されてもよい。たとえば、半導体装置１，５１，８１において、ｐ型の部分がｎ型であり、ｎ型の部分がｐ型であってもよい。
また、各単位セル１３は、直方体形状（四角柱状）に限らず、たとえば、三角柱状、五角柱状、六角柱状等の他の多角柱状であってもよい。
本発明の半導体パワーデバイスは、たとえば、電気自動車（ハイブリッド車を含む）、電車、産業用ロボットなどの動力源として利用される電動モータを駆動するための駆動回路を構成するインバータ回路に用いられるパワーモジュールに組み込むことができる。また、太陽電池、風力発電機その他の発電装置（とくに自家発電装置）が発生する電力を商用電源の電力と整合するように変換するインバータ回路に用いられるパワーモジュールにも組み込むことができる。
また、前述の実施形態は、本発明におけるオン抵抗Ｒｏｎ（ｙ）と耐電圧Ｖｂ（ｘ）との関係を表す関係式（１）および（４）が成立する形態の一例に過ぎず、本発明は、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
１ 半導体装置
２ ソースパッド
３ 除去領域
４ ゲートパッド
５ 基板
６ エピタキシャル層
７ （基板の）表面
８ （基板の）裏面
９ アクティブ領域
１０ 周辺領域
１１ ゲートトレンチ
１２ （単位セルの）角部
１３ 単位セル
１４ （ゲートトレンチの）側面
１５ （ゲートトレンチの）底面
１６ （ゲートトレンチの）コーナ部
１７ ゲート絶縁膜
１８ （ゲート絶縁膜の）底部
１９ （ゲート絶縁膜の）側部
２０ ゲート電極
２１ ソーストレンチ
２２ （ソーストレンチの）側面
２３ （ソーストレンチの）底面
２４ （ソーストレンチの）コーナ部
２５ ソース層
２６ チャネル層
２７ ドリフト層
２８ ゲート耐電圧保持層
２９ ソース耐電圧保持層
３０ （ゲートトレンチの）交差部
３１ （ゲートトレンチの）直線部
３２ （ゲート耐電圧保持層の）第１部分
３３ （ゲート耐電圧保持層の）第２部分
３４ チャネルコンタクト層
３５ ガードリング
３６ 層間絶縁膜
３７ コンタクトホール
３８ ソース電極
３９ ドレイン電極
５１ 半導体装置
５２ ｐ型ピラー層
８１ 半導体装置

Claims (17)

  1. 第１導電型のＳｉＣからなる基板と、
    前記基板上に形成され、ゲートトレンチが形成された第１導電型のＳｉＣからなるエピタキシャル層と、
    前記ゲートトレンチの側面および底面に形成されたゲート絶縁膜と、
    前記ゲートトレンチに埋め込まれ、前記ゲート絶縁膜を介して前記エピタキシャル層に対向しているゲート電極と、
    前記エピタキシャル層の表面側に露出するように形成され、前記ゲートトレンチの前記側面の一部を形成する第１導電型のソース層と、
    前記ソース層に対して前記エピタキシャル層の裏面側に前記ソース層に接するように形成され、前記ゲートトレンチの前記側面の一部を形成する第２導電型のチャネル層と、
    前記チャネル層に対して前記エピタキシャル層の前記裏面側に前記チャネル層に接するように形成され、前記ゲートトレンチの前記底面を形成する第１導電型のドリフト層とを含み、
    オン抵抗Ｒｏｎを変数ｙとし、耐電圧Ｖｂを変数ｘとする関数で表したときに、下記関係式（１）が成り立つ、半導体装置。
    ｙ≦９×１０−７ｘ２−０．０００４ｘ＋０．７００１…（１）
  2. 前記エピタキシャル層において前記チャネル層に形成されるチャネルの移動度が１１ｃｍ２／Ｖｓ以上であり、前記基板の厚さが１００μｍ以下である、請求項１に記載の半導体装置。
  3. 前記オン抵抗Ｒｏｎおよび前記耐電圧Ｖｂについて、下記関係式（２）が成り立つ、請求項１に記載の半導体装置。
    ｙ≦９×１０−７ｘ２−０．０００４ｘ＋０．６９８４…（２）
  4. 前記エピタキシャル層において前記チャネル層に形成されるチャネルの移動度が５０ｃｍ２／Ｖｓ以上であり、前記基板の厚さが２５０μｍ以下である、請求項３に記載の半導体装置。
  5. 前記オン抵抗Ｒｏｎおよび前記耐電圧Ｖｂについて、下記関係式（３）が成り立つ、請求項１に記載の半導体装置。
    ｙ≦９×１０−７ｘ２−０．０００４ｘ＋０．４４３４…（３）
  6. 前記エピタキシャル層において前記チャネル層に形成されるチャネルの移動度が５０ｃｍ２／Ｖｓ以上であり、前記基板の厚さが１００μｍ以下である、請求項５に記載の半導体装置。
  7. 第１導電型のＳｉＣからなる基板と、
    前記基板上に形成され、ゲートトレンチが形成された第１導電型のＳｉＣからなるエピタキシャル層と、
    前記ゲートトレンチの側面および底面に形成されたゲート絶縁膜と、
    前記ゲートトレンチに埋め込まれ、前記ゲート絶縁膜を介して前記エピタキシャル層に対向しているゲート電極と、
    前記エピタキシャル層の表面側に露出するように形成され、前記ゲートトレンチの前記側面の一部を形成する第１導電型のソース層と、
    前記ソース層に対して前記エピタキシャル層の裏面側に前記ソース層に接するように形成され、前記ゲートトレンチの前記側面の一部を形成する第２導電型のチャネル層と、
    前記チャネル層に対して前記エピタキシャル層の前記裏面側に前記チャネル層に接するように形成され、前記ゲートトレンチの前記底面を形成する第１導電型のドリフト層とを含み、
    オン抵抗Ｒｏｎを変数ｙとし、耐電圧Ｖｂを変数ｘとする関数で表したときに、下記関係式（４）が成り立つ、半導体装置。
    ｙ≦２×１０−７ｘ２−０．０００２ｘ＋０．９５５１…（４）
  8. 前記チャネル層に連なるように前記ドリフト層内に形成され、前記チャネル層から前記エピタキシャル層の前記裏面に向かって延びた第２導電型のピラー層をさらに含み、
    前記エピタキシャル層において前記チャネル層に形成されるチャネルの移動度が１１ｃｍ２／Ｖｓ以上であり、前記基板の厚さが２５０μｍ以下である、請求項７に記載の半導体装置。
  9. 前記オン抵抗Ｒｏｎおよび前記耐電圧Ｖｂについて、下記関係式（５）が成り立つ、請求項７に記載の半導体装置。
    ｙ≦２×１０−７ｘ２−０．０００２ｘ＋０．７００１…（５）
  10. 前記チャネル層に連なるように前記ドリフト層内に形成され、前記チャネル層から前記エピタキシャル層の前記裏面に向かって延びた第２導電型のピラー層をさらに含み、
    前記エピタキシャル層において前記チャネル層に形成されるチャネルの移動度が１１ｃｍ２／Ｖｓ以上であり、前記基板の厚さが１００μｍ以下である、請求項９に記載の半導体装置。
  11. 前記オン抵抗Ｒｏｎおよび前記耐電圧Ｖｂについて、下記関係式（６）が成り立つ、請求項７に記載の半導体装置。
    ｙ≦２×１０−７ｘ２−０．０００２ｘ＋０．６９８４…（６）
  12. 前記チャネル層に連なるように前記ドリフト層内に形成され、前記チャネル層から前記エピタキシャル層の前記裏面に向かって延びた第２導電型のピラー層をさらに含み、
    前記エピタキシャル層において前記チャネル層に形成されるチャネルの移動度が５０ｃｍ２／Ｖｓ以上であり、前記基板の厚さが２５０μｍ以下である、請求項９に記載の半導体装置。
  13. 前記オン抵抗Ｒｏｎおよび前記耐電圧Ｖｂについて、下記関係式（７）が成り立つ、請求項７に記載の半導体装置。
    ｙ≦２×１０−７ｘ２−０．０００２ｘ＋０．４４３４…（７）
  14. 前記チャネル層に連なるように前記ドリフト層内に形成され、前記チャネル層から前記エピタキシャル層の前記裏面に向かって延びた第２導電型のピラー層をさらに含み、
    前記エピタキシャル層において前記チャネル層に形成されるチャネルの移動度が５０ｃｍ２／Ｖｓ以上であり、前記基板の厚さが１００μｍ以下である、請求項１３に記載の半導体装置。
  15. 前記エピタキシャル層において前記ゲートトレンチの前記底面に形成された第２導電型の耐電圧保持層をさらに含む、請求項１〜１４のいずれか一項に記載の半導体装置。
  16. 前記ゲート絶縁膜は、前記ゲートトレンチの前記底面に接する底部と、前記ゲートトレンチの前記側面に接する側部とを含み、
    前記ゲート絶縁膜の前記底部は、前記ゲート絶縁膜の前記側部よりも厚い、請求項１〜１５のいずれか一項に記載の半導体装置。
  17. 前記基板のオフ角が、０°〜４°である、請求項１〜１６のいずれか一項に記載の半導体装置。
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