JPH09246546A - 縦型電界効果トランジスタ - Google Patents
縦型電界効果トランジスタInfo
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- JPH09246546A JPH09246546A JP5304796A JP5304796A JPH09246546A JP H09246546 A JPH09246546 A JP H09246546A JP 5304796 A JP5304796 A JP 5304796A JP 5304796 A JP5304796 A JP 5304796A JP H09246546 A JPH09246546 A JP H09246546A
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Abstract
(57)【要約】
【課題】 反転層移動度が高く信頼性の優れた縦型電界
効果トランジスタを提供する。 【解決手段】 Ｎ+ 型半導体基板２１内にＰベース２３
領域とＮ+ ソース２４領域を有し、隣接したセルの境界
部に凹部が形成され、凹部の表面に重なるようにゲート
酸化膜２５およびポリシリコン２６が形成されてＭＯＳ
構造が構成され、ポリシリコン２６がＢＰＳＧ膜２７で
覆われ、ＢＰＳＧ膜２７の上部にベース領域およびソー
ス領域の一部と接続するように電極となるアルミ２８が
被着され、半導体基板２１の反対側下面にドレイン電極
となるメタル２９が被着されている縦型電界効果トラン
ジスタにおいて、チャネル部となる凹部の壁面が、ＲＩ
Ｅ法とＲＯＣＯＳ法とを組合わせた加工制御によって、
半導体基板の表面に対して７９°±５°の角度を有す
る。
効果トランジスタを提供する。 【解決手段】 Ｎ+ 型半導体基板２１内にＰベース２３
領域とＮ+ ソース２４領域を有し、隣接したセルの境界
部に凹部が形成され、凹部の表面に重なるようにゲート
酸化膜２５およびポリシリコン２６が形成されてＭＯＳ
構造が構成され、ポリシリコン２６がＢＰＳＧ膜２７で
覆われ、ＢＰＳＧ膜２７の上部にベース領域およびソー
ス領域の一部と接続するように電極となるアルミ２８が
被着され、半導体基板２１の反対側下面にドレイン電極
となるメタル２９が被着されている縦型電界効果トラン
ジスタにおいて、チャネル部となる凹部の壁面が、ＲＩ
Ｅ法とＲＯＣＯＳ法とを組合わせた加工制御によって、
半導体基板の表面に対して７９°±５°の角度を有す
る。
Description
【０００１】
【発明の属する技術分野】本発明は縦型電界トランジス
タに関し、特にそのチャネル面の構造に関する。
タに関し、特にそのチャネル面の構造に関する。
【０００２】
【従来の技術】従来用いられていたこの種の縦型電界効
果トランジスタは、図６にて示す構成のものが採用され
ていた。図６は従来の縦型電界効果トランジスタの模式
的縦断面図であり、図において符号６１で示されるもの
はＮ+ 型半導体基板であり、６２はＮ型エピタキシャル
層、６３はＰベース、６４はＮ+ ソース、６５はゲート
酸化膜、６６はポリシリコン、６７はＢＰＳＧ膜、６８
はアルミ、６９はメタルを示す。
果トランジスタは、図６にて示す構成のものが採用され
ていた。図６は従来の縦型電界効果トランジスタの模式
的縦断面図であり、図において符号６１で示されるもの
はＮ+ 型半導体基板であり、６２はＮ型エピタキシャル
層、６３はＰベース、６４はＮ+ ソース、６５はゲート
酸化膜、６６はポリシリコン、６７はＢＰＳＧ膜、６８
はアルミ、６９はメタルを示す。
【０００３】抵抗率が０．０１Ω−ｃｍ程度のＮ+ 型半
導体基板６１上に抵抗率が０．３〜３．０Ω−ｃｍ、厚
さが４〜２０μｍ程度のＮ型エピタキシャル層６２が形
成された半導体基板のＮ型エピタキシャル層６２の上面
の隣接するセルとの境界部に、深さが約１．０μｍの平
坦な頂部を有するＶ型の凹部が形成され、この凹部のＶ
型の側面にチャネルが形成されるようにＶ型の側面に接
して拡散深さが０．７〜１．０μｍのＰベース６３の拡
散層および拡散深さが０．３〜０．５μｍのＮ + ソース
６４の拡散層がＮ型エピタキシャル層６２の表面に形成
され、この凹部の表面を覆うように厚さが４００〜１０
００オングストローム程度のゲート酸化膜６５が形成さ
れ、その上にＰ（りん）を高濃度にドーブした約５００
０オングストロームのポリシリコン６６が形成されてい
る。
導体基板６１上に抵抗率が０．３〜３．０Ω−ｃｍ、厚
さが４〜２０μｍ程度のＮ型エピタキシャル層６２が形
成された半導体基板のＮ型エピタキシャル層６２の上面
の隣接するセルとの境界部に、深さが約１．０μｍの平
坦な頂部を有するＶ型の凹部が形成され、この凹部のＶ
型の側面にチャネルが形成されるようにＶ型の側面に接
して拡散深さが０．７〜１．０μｍのＰベース６３の拡
散層および拡散深さが０．３〜０．５μｍのＮ + ソース
６４の拡散層がＮ型エピタキシャル層６２の表面に形成
され、この凹部の表面を覆うように厚さが４００〜１０
００オングストローム程度のゲート酸化膜６５が形成さ
れ、その上にＰ（りん）を高濃度にドーブした約５００
０オングストロームのポリシリコン６６が形成されてい
る。
【０００４】さらに、層間絶縁膜となる厚さ約５０００
〜１００００オングストロームのＢＰＳＧ膜６７（ボロ
ンりんシリケートグラス）が表面に形成された後、ＢＰ
ＳＧ膜６７にコンタクト部が開口され、Ｐベース６３お
よびＮ+ ソース６４と接続するように表面に厚さ約２．
０〜５．０μｍのアルミ６８が被着されて、これがソー
ス電極となり、半導体基板の裏面にはＡｕ−Ｓｂ系のメ
タル６９が被着されてこれがドレイン電極となってい
る。
〜１００００オングストロームのＢＰＳＧ膜６７（ボロ
ンりんシリケートグラス）が表面に形成された後、ＢＰ
ＳＧ膜６７にコンタクト部が開口され、Ｐベース６３お
よびＮ+ ソース６４と接続するように表面に厚さ約２．
０〜５．０μｍのアルミ６８が被着されて、これがソー
ス電極となり、半導体基板の裏面にはＡｕ−Ｓｂ系のメ
タル６９が被着されてこれがドレイン電極となってい
る。
【０００５】
【発明が解決しようとする課題】前述した従来例の電界
効果トランジスタでは、ロコス（ＬＯＣＯＳ）法で凹部
が加工されているが、加工技術の面から通常凹部の壁面
が結晶面（１１１）面になるように加工が制御されてい
る（ＮＩＫＫＥＩＥＬＥＣＴＲＯＮＩＣＳ、１９９４、
９、５ Ｎｏ．６１６）。即ち、最も汎用的に用いられ
ている（１００）面ウェーハにて、通常の四角セルを用
いた場合には凹部の斜面の角度は約５５°になる。ま
た、反応イオンエッチング（ＲＩＥ）法を用いて溝を形
成する方法も用いられているが溝の側面に発生する結晶
欠陥の影響からオン抵抗Ｒonが下がりにくいという問題
点があった。
効果トランジスタでは、ロコス（ＬＯＣＯＳ）法で凹部
が加工されているが、加工技術の面から通常凹部の壁面
が結晶面（１１１）面になるように加工が制御されてい
る（ＮＩＫＫＥＩＥＬＥＣＴＲＯＮＩＣＳ、１９９４、
９、５ Ｎｏ．６１６）。即ち、最も汎用的に用いられ
ている（１００）面ウェーハにて、通常の四角セルを用
いた場合には凹部の斜面の角度は約５５°になる。ま
た、反応イオンエッチング（ＲＩＥ）法を用いて溝を形
成する方法も用いられているが溝の側面に発生する結晶
欠陥の影響からオン抵抗Ｒonが下がりにくいという問題
点があった。
【０００６】ところで、この種の電界効果トランジスタ
の性能を判定するには動作時のオン抵抗Ｒonが重要なパ
ラメータとなるが、オン抵抗Ｒonを成分別に分けるとチ
ャネル抵抗Ｒch、エピタキシャル抵抗Ｒepi 、サブスト
レート抵抗Ｒsub 等となり、特にソース・ドレイン間の
耐圧が低くなってくると、全体の抵抗Ｒonに対するＲch
の比率が高くなってくる。
の性能を判定するには動作時のオン抵抗Ｒonが重要なパ
ラメータとなるが、オン抵抗Ｒonを成分別に分けるとチ
ャネル抵抗Ｒch、エピタキシャル抵抗Ｒepi 、サブスト
レート抵抗Ｒsub 等となり、特にソース・ドレイン間の
耐圧が低くなってくると、全体の抵抗Ｒonに対するＲch
の比率が高くなってくる。
【０００７】チャネル抵抗Ｒchは、 Ｒch＝１／｛μ・ＣOX・（ＶG −ＶTH）・Ｗ／Ｌ｝ で示される。
【０００８】但し、μ：反転層移動度、ＣOX：キャパシ
タンス、ＶG ：ゲ−ト電圧、ＶTH：ゲートしきい値電
圧、Ｗ：チャネル幅、Ｌ：チャネル長 ここでμ（反転層移動度）は結晶面に依存することが知
られており、ほぼ下記の指数にて示される。
タンス、ＶG ：ゲ−ト電圧、ＶTH：ゲートしきい値電
圧、Ｗ：チャネル幅、Ｌ：チャネル長 ここでμ（反転層移動度）は結晶面に依存することが知
られており、ほぼ下記の指数にて示される。
【０００９】（０１１）：（１１１）：（１００）は略
１：１．５：２．０となり、（０１１）：（１１
１）：（５１１）は略 １：１．５：２．０となる。
１：１．５：２．０となり、（０１１）：（１１
１）：（５１１）は略 １：１．５：２．０となる。
【００１０】これにより、従来例での（１１１）面での
反転層移動度は、（０１１）面の１．５倍となるが、
（１００）または（５１１）面よりは低く、結果として
（１００）または（５１１）面よりはＲonが高くなると
いう問題点があった。
反転層移動度は、（０１１）面の１．５倍となるが、
（１００）または（５１１）面よりは低く、結果として
（１００）または（５１１）面よりはＲonが高くなると
いう問題点があった。
【００１１】また、結晶面によりその表面準位密度が異
なり、（１１１）面よりは（１００）または（５１１）
面の方が優れており、この原因によって（１１１）では
（１００）または（５１１）面より信頼性の面で不安定
性が生じやすいという問題があった。
なり、（１１１）面よりは（１００）または（５１１）
面の方が優れており、この原因によって（１１１）では
（１００）または（５１１）面より信頼性の面で不安定
性が生じやすいという問題があった。
【００１２】本発明の目的は、反転層移動度が高く信頼
性の優れた縦型電界効果トランジスタを提供することに
ある。
性の優れた縦型電界効果トランジスタを提供することに
ある。
【００１３】
【課題を解決するための手段】本発明の縦型電界効果ト
ランジスタは、第１導電型の半導体基板内に第２導電型
のベース領域を有し、ベース領域内に第１導電型のソー
ス領域を有し、隣接したセルのベース領域およびソース
領域にまたがるように境界部に凹部が形成され、凹部の
表面に重なるように絶縁膜が形成され、さらに絶縁膜に
重なるようにゲート電極が形成されてＭＯＳ構造が構成
され、ゲート電極が層間絶縁膜で覆われ、層間絶縁膜の
上部にベース領域およびソース領域の一部と接続するよ
うに電極となる金属が被着され、半導体基板の反対側下
面にドレイン電極となる金属が被着されている縦型電界
効果トランジスタにおいて、チャネル部となる凹部の壁
面が、半導体基板の表面に対して７９°±５°の角度を
有する。
ランジスタは、第１導電型の半導体基板内に第２導電型
のベース領域を有し、ベース領域内に第１導電型のソー
ス領域を有し、隣接したセルのベース領域およびソース
領域にまたがるように境界部に凹部が形成され、凹部の
表面に重なるように絶縁膜が形成され、さらに絶縁膜に
重なるようにゲート電極が形成されてＭＯＳ構造が構成
され、ゲート電極が層間絶縁膜で覆われ、層間絶縁膜の
上部にベース領域およびソース領域の一部と接続するよ
うに電極となる金属が被着され、半導体基板の反対側下
面にドレイン電極となる金属が被着されている縦型電界
効果トランジスタにおいて、チャネル部となる凹部の壁
面が、半導体基板の表面に対して７９°±５°の角度を
有する。
【００１４】凹部がロコス（ＬＯＣＯＳ）法を用いて形
成されていてもよく、凹部の壁面の半導体基板の表面に
対する角度が、反応性イオンエッチング（ＲＩＥ）法と
ロコス（ＬＯＣＯＳ）法とを組合わせた加工制御によっ
て形成されていてもよい。
成されていてもよく、凹部の壁面の半導体基板の表面に
対する角度が、反応性イオンエッチング（ＲＩＥ）法と
ロコス（ＬＯＣＯＳ）法とを組合わせた加工制御によっ
て形成されていてもよい。
【００１５】また、半導体基板が、主面が｛１００｝面
で、オリエンテーションフラット面が｛０１１｝面であ
るウェーハを用い、各セルの各辺がオリエンテーション
フラット面と平行並びに直角方向となるように加工され
ていてもよく、主面が｛１００｝面で、オリエンテーシ
ョンフラット面が｛００１｝面であるウェーハを用い、
各セルの各辺がオリエンテーションフラット面と平行並
びに直角方向となるように加工されていてもよい。
で、オリエンテーションフラット面が｛０１１｝面であ
るウェーハを用い、各セルの各辺がオリエンテーション
フラット面と平行並びに直角方向となるように加工され
ていてもよく、主面が｛１００｝面で、オリエンテーシ
ョンフラット面が｛００１｝面であるウェーハを用い、
各セルの各辺がオリエンテーションフラット面と平行並
びに直角方向となるように加工されていてもよい。
【００１６】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して説明する。図１は本発明の第１の実施
の形態の使用ウェーハとセル配置を示す斜視図であり、
図２は本発明の縦型電界効果トランジスタの模式的縦断
面図であり、図３は本発明の第１の実施の形態の縦型電
界効果トランジスタの製造工程を示す模式的縦断面図で
あり、（ａ）は半導体基板にチャネル部となる凹部をエ
ッチングした状態、（ｂ）は凹部に熱酸化膜を形成した
状態である。図において符号１１で示されるものはウェ
ーハであり、１２はオリエンテーションフラット、１３
は四角セル、２１はＮ+型半導体基板、２２はＮ型エピ
タキシャル層、２３はＰベース、２４はＮ+ ソース、２
５はゲート酸化膜、２６はポリシリコン、２７はＢＰＳ
Ｇ膜、２８はアルミ、２９はメタル、３０は熱酸化膜、
３１は窒化膜、３２はレジスト、３３は第２の熱酸化膜
を示す。
て図面を参照して説明する。図１は本発明の第１の実施
の形態の使用ウェーハとセル配置を示す斜視図であり、
図２は本発明の縦型電界効果トランジスタの模式的縦断
面図であり、図３は本発明の第１の実施の形態の縦型電
界効果トランジスタの製造工程を示す模式的縦断面図で
あり、（ａ）は半導体基板にチャネル部となる凹部をエ
ッチングした状態、（ｂ）は凹部に熱酸化膜を形成した
状態である。図において符号１１で示されるものはウェ
ーハであり、１２はオリエンテーションフラット、１３
は四角セル、２１はＮ+型半導体基板、２２はＮ型エピ
タキシャル層、２３はＰベース、２４はＮ+ ソース、２
５はゲート酸化膜、２６はポリシリコン、２７はＢＰＳ
Ｇ膜、２８はアルミ、２９はメタル、３０は熱酸化膜、
３１は窒化膜、３２はレジスト、３３は第２の熱酸化膜
を示す。
【００１７】第１の実施の形態では、図１に示されるよ
うに主面が｛１００｝面で、オリエンテーションフラッ
ト１２が｛０１１｝面のウェーハ１１を用い、各辺がオ
リエンテイーションフラット１２の面と平行ならびに垂
直になるように四角セル１３が形成されている。図２〜
図４は図１の四角セル１３のＡ−Ａ断面であり、図２〜
図４のＢ、Ｂ’は図１の四角セルのＢ、Ｂ’を示す。
うに主面が｛１００｝面で、オリエンテーションフラッ
ト１２が｛０１１｝面のウェーハ１１を用い、各辺がオ
リエンテイーションフラット１２の面と平行ならびに垂
直になるように四角セル１３が形成されている。図２〜
図４は図１の四角セル１３のＡ−Ａ断面であり、図２〜
図４のＢ、Ｂ’は図１の四角セルのＢ、Ｂ’を示す。
【００１８】抵抗率が０．０１Ω−ｃｍ程度のＮ+ 型半
導体基板２１上に抵抗率が０．３〜３．０Ω−ｃｍ、厚
さが４〜２０μｍ程度のＮ型エピタキシャル層２２が形
成された半導体基板のＮ型エピタキシャル層２２の上面
に、厚さ５００オングストローム程度の熱酸化膜３０お
よび厚さ１０００オングストローム程度の窒化膜３１が
逐次形成され、レジスト３２によって所定のパターニン
グ後、反応性イオンエッチング（ＲＩＥ）によって深さ
約０．８μｍ程度シリコン（Ｓｉ）がエッチングされ凹
部が形成される〔図３（ａ）〕。
導体基板２１上に抵抗率が０．３〜３．０Ω−ｃｍ、厚
さが４〜２０μｍ程度のＮ型エピタキシャル層２２が形
成された半導体基板のＮ型エピタキシャル層２２の上面
に、厚さ５００オングストローム程度の熱酸化膜３０お
よび厚さ１０００オングストローム程度の窒化膜３１が
逐次形成され、レジスト３２によって所定のパターニン
グ後、反応性イオンエッチング（ＲＩＥ）によって深さ
約０．８μｍ程度シリコン（Ｓｉ）がエッチングされ凹
部が形成される〔図３（ａ）〕。
【００１９】レジスト３２が除去された後、１１４０℃
程度の温度でロコス（ＬＯＣＯＳ）酸化が行なわれ約７
０００オングストロームの厚い第２の熱酸化膜３３がエ
ッチングされた凹部の壁面に形成される〔図３
（ｂ）〕。
程度の温度でロコス（ＬＯＣＯＳ）酸化が行なわれ約７
０００オングストロームの厚い第２の熱酸化膜３３がエ
ッチングされた凹部の壁面に形成される〔図３
（ｂ）〕。
【００２０】凹部のエッチング量と酸化膜厚により、凹
部の壁の角度がある程度制御できる。図４はＳｉエッチ
ング深さと凹部の壁の角度の関係を表す説明図であり、
（ａ）はＳｉエッチング深さと凹部の壁の角度の関係グ
ラフ、（ｂ）は凹部近傍の縦断面図であり、図中４２は
Ｎ型エピタキシャル層、４３はＰベース、４４はＮ+ソ
ース、４５はゲート酸化膜、４６はポリシリコン、４７
はＢＰＳＧ膜、４８はアルミ、θは角度を示す。図４
（ａ）からＳｉエッチング深さによって凹部の壁の角度
θが制御できることが判る。
部の壁の角度がある程度制御できる。図４はＳｉエッチ
ング深さと凹部の壁の角度の関係を表す説明図であり、
（ａ）はＳｉエッチング深さと凹部の壁の角度の関係グ
ラフ、（ｂ）は凹部近傍の縦断面図であり、図中４２は
Ｎ型エピタキシャル層、４３はＰベース、４４はＮ+ソ
ース、４５はゲート酸化膜、４６はポリシリコン、４７
はＢＰＳＧ膜、４８はアルミ、θは角度を示す。図４
（ａ）からＳｉエッチング深さによって凹部の壁の角度
θが制御できることが判る。
【００２１】この後、窒化膜３１が除去され、第２の酸
化膜３３をマスクとしてＰベース２３のイオン注入、Ｎ
+ ソース２４のイオン注入が行なわれ、拡散深さが０．
７〜１．０μｍのＰベース２３の拡散層および拡散深さ
が０．３〜０．５μｍのＮ+ソース２４の拡散層が形成
される。
化膜３３をマスクとしてＰベース２３のイオン注入、Ｎ
+ ソース２４のイオン注入が行なわれ、拡散深さが０．
７〜１．０μｍのＰベース２３の拡散層および拡散深さ
が０．３〜０．５μｍのＮ+ソース２４の拡散層が形成
される。
【００２２】次に第２の酸化膜３３と熱酸化膜３０が除
去された後、厚さが約５００オングストロームのゲート
酸化膜２５が凹部の壁面に形成され、さらにゲート酸化
膜２５上にりんが高濃度にドーブされた約５０００オン
グストロームのゲート電極であるポリシリコン２６が形
成され、表面に厚さ約６０００オングストロームの層間
絶縁膜であるＢＰＳＧ膜２７が形成された後、所定位置
にコンタクト部を開口する。
去された後、厚さが約５００オングストロームのゲート
酸化膜２５が凹部の壁面に形成され、さらにゲート酸化
膜２５上にりんが高濃度にドーブされた約５０００オン
グストロームのゲート電極であるポリシリコン２６が形
成され、表面に厚さ約６０００オングストロームの層間
絶縁膜であるＢＰＳＧ膜２７が形成された後、所定位置
にコンタクト部を開口する。
【００２３】Ｐベース２３およびＮ+ ソース２４と接続
するように表面に厚さ約２．０〜５．０μｍのアルミ２
８が被着されて、これがソース電極となり、半導体基板
の裏面にはＡｕ−Ｓｂ系のメタル２９が被着されてこれ
がドレイン電極となっている（図２）。
するように表面に厚さ約２．０〜５．０μｍのアルミ２
８が被着されて、これがソース電極となり、半導体基板
の裏面にはＡｕ−Ｓｂ系のメタル２９が被着されてこれ
がドレイン電極となっている（図２）。
【００２４】上述のようにこのような工程の中で、特に
シリコンのエッチング量（深さ）とＬＯＣＯＳ酸化膜厚
の制御によって、凹部のチャネルとなる壁の角度を結晶
面（５１１）の角度７９°近傍とすることが可能とな
る。また、エッチングにより壁面に生じた結晶欠陥は、
厚いＬＯＣＯＳ酸化膜の除去により同時に除去される。
シリコンのエッチング量（深さ）とＬＯＣＯＳ酸化膜厚
の制御によって、凹部のチャネルとなる壁の角度を結晶
面（５１１）の角度７９°近傍とすることが可能とな
る。また、エッチングにより壁面に生じた結晶欠陥は、
厚いＬＯＣＯＳ酸化膜の除去により同時に除去される。
【００２５】この結果、イオン移動度が大きく、動作時
のオン抵抗が小さく、なおかつ表面準位密度の小さい、
信頼性の安定した縦型電界効果トランジスタを得ること
ができる。
のオン抵抗が小さく、なおかつ表面準位密度の小さい、
信頼性の安定した縦型電界効果トランジスタを得ること
ができる。
【００２６】次に第２の実施の形態について説明する。
図５は本発明の第２の実施の形態の使用ウェーハとセル
配置を示す斜視図である。図中５１はウェーハ、５２は
オリエンテーションフラット、５３は四角セルを示す。
図５は本発明の第２の実施の形態の使用ウェーハとセル
配置を示す斜視図である。図中５１はウェーハ、５２は
オリエンテーションフラット、５３は四角セルを示す。
【００２７】第２の実施の形態では、図２に示されるよ
うに主面が｛１００｝面で、オリエンテーションフラッ
ト５２が｛００１｝面のウェーハ５１を用い、各辺がオ
リエンテーションフラット５２と平行ならびに垂直にな
るように四角セル５３を形成する。その他の作製方法と
構造は第１の実施の形態と同じである。
うに主面が｛１００｝面で、オリエンテーションフラッ
ト５２が｛００１｝面のウェーハ５１を用い、各辺がオ
リエンテーションフラット５２と平行ならびに垂直にな
るように四角セル５３を形成する。その他の作製方法と
構造は第１の実施の形態と同じである。
【００２８】この実施の形態ではチャネル面を略｛１０
０｝面にすることができ、第１の実施の形態と同様の効
果が得られる。
０｝面にすることができ、第１の実施の形態と同様の効
果が得られる。
【００２９】以上の実施の形態の説明ではセルは四角セ
ルとしたが、四角セルのコーナー部の一部を切り落とし
て八角セルとしても差し支えない。
ルとしたが、四角セルのコーナー部の一部を切り落とし
て八角セルとしても差し支えない。
【００３０】また、本実施の形態ではＲＩＥ法とＬＯＣ
ＯＳ法とを併用する工法でチャネル面の角度の制御を行
なったが、ＬＯＣＯＳ法のみでも複雑な加工制御を行な
うことにより７９°±５°以内に制御することが可能で
ある。
ＯＳ法とを併用する工法でチャネル面の角度の制御を行
なったが、ＬＯＣＯＳ法のみでも複雑な加工制御を行な
うことにより７９°±５°以内に制御することが可能で
ある。
【００３１】オリエンテ−ションフラットの面を｛０１
１｝面あるいは｛００１｝面とし、四角セルの各辺をオ
リエンテーションフラット面と平行および直角方向とす
ることにより、チャネル面を｛５１１｝面あるいは｛１
００｝面とすることができ、容易にチャネル面の角度を
７９°±５°以内に制御することが可能となるが、複雑
な加工制御を行なえばその他の面を使用して所望の角度
とすることも不可能ではない。
１｝面あるいは｛００１｝面とし、四角セルの各辺をオ
リエンテーションフラット面と平行および直角方向とす
ることにより、チャネル面を｛５１１｝面あるいは｛１
００｝面とすることができ、容易にチャネル面の角度を
７９°±５°以内に制御することが可能となるが、複雑
な加工制御を行なえばその他の面を使用して所望の角度
とすることも不可能ではない。
【００３２】
【発明の効果】以上説明したように本発明は、半導体基
板に設けられたチャネル部となる凹部の壁面の角度を容
易に７９°近傍にすることができるので、前述のように
イオン移動度が大きく、動作時のオン抵抗Ｒonが小さ
く、なおかつ表面準位密度の小さい、信頼性の高い縦型
電界効果トランジスタを得ることができるという効果が
ある。
板に設けられたチャネル部となる凹部の壁面の角度を容
易に７９°近傍にすることができるので、前述のように
イオン移動度が大きく、動作時のオン抵抗Ｒonが小さ
く、なおかつ表面準位密度の小さい、信頼性の高い縦型
電界効果トランジスタを得ることができるという効果が
ある。
【図１】本発明の第１の実施の形態の使用ウェーハとセ
ル配置を示す斜視図である。
ル配置を示す斜視図である。
【図２】本発明の縦型電界効果トランジスタの模式的縦
断面図である。
断面図である。
【図３】本発明の第１の実施の形態の縦型電界効果トラ
ンジスタの製造工程を示す模式的縦断面図である。
（ａ）は半導体基板にチャネル部となる凹部をエッチン
グした状態である。（ｂ）は凹部に熱酸化膜を形成した
状態である。
ンジスタの製造工程を示す模式的縦断面図である。
（ａ）は半導体基板にチャネル部となる凹部をエッチン
グした状態である。（ｂ）は凹部に熱酸化膜を形成した
状態である。
【図４】Ｓｉエッチング深さと凹部の壁の角度の関係を
表す説明図である。（ａ）はＳｉエッチング深さと凹部
の壁の角度の関係グラフである。（ｂ）は凹部近傍の縦
断面図である。
表す説明図である。（ａ）はＳｉエッチング深さと凹部
の壁の角度の関係グラフである。（ｂ）は凹部近傍の縦
断面図である。
【図５】本発明の第２の実施の形態の使用ウェーハとセ
ル配置を示す斜視図である。
ル配置を示す斜視図である。
【図６】従来の縦型電界効果トランジスタの模式的縦断
面図である。
面図である。
１１、５１ ウェーハ １２、５２ オリエンテーションフラット １３、５３ 四角セル ２１、６１ Ｎ+ 型半導体基板 ２２、４２、６２ Ｎ型エピタキシャル層 ２３、４３、６３ Ｐベース ２４、４４、６４ Ｎ+ ソース ２５、４５、６５ ゲート酸化膜 ２６、４６、６６ ポリシリコン ２７、４７、６７ ＢＰＳＧ膜 ２８、４８、６８ アルミ ２９、６９ メタル ３０ 熱酸化膜 ３１ 窒化膜 ３２ レジスト ３３ 第２の熱酸化膜
Claims (5)
- 【請求項１】 第１導電型の半導体基板内に第２導電型
のベース領域を有し、前記ベース領域内に第１導電型の
ソース領域を有し、隣接したセルの前記ベース領域およ
びソース領域にまたがるように境界部に凹部が形成さ
れ、前記凹部の表面に重なるように絶縁膜が形成され、
さらに前記絶縁膜に重なるようにゲート電極が形成され
てＭＯＳ構造が構成され、前記ゲート電極が層間絶縁膜
で覆われ、前記層間絶縁膜の上部に前記ベース領域およ
び前記ソース領域の一部と接続するように電極となる金
属が被着され、前記半導体基板の反対側下面にドレイン
電極となる金属が被着されている縦型電界効果トランジ
スタにおいて、 チャネル部となる前記凹部の壁面が、前記半導体基板の
表面に対して７９°±５°の角度を有することを特徴と
する縦型電界効果トランジスタ。 - 【請求項２】 請求項１に記載の縦型電界効果トランジ
スタにおいて、 前記凹部がロコス（ＬＯＣＯＳ）法を用いて形成されて
いることを特徴とする縦型電界効果トランジスタ。 - 【請求項３】 請求項１または請求項２記載の縦型電界
効果トランジスタにおいて、 前記凹部の壁面の前記半導体基板の表面に対する角度
が、反応性イオンエッチング（ＲＩＥ）法と前記ロコス
（ＬＯＣＯＳ）法とを組合わせた加工制御によって形成
されていることを特徴とする縦型電界効果トランジス
タ。 - 【請求項４】 請求項２に記載の縦型電界効果トランジ
スタにおいて、 前記半導体基板が、主面が｛１００｝面で、オリエンテ
ーションフラット面が｛０１１｝面であるウェーハを用
い、各セルの各辺が前記オリエンテーションフラット面
と平行並びに直角方向となるように加工されていること
を特徴とする縦型電界効果トランジスタ。 - 【請求項５】 請求項２に記載の縦型電界効果トランジ
スタにおいて、 前記半導体基板が、主面が｛１００｝面で、オリエンテ
ーションフラット面が｛００１｝面であるウェーハを用
い、各セルの各辺が前記オリエンテーションフラット面
と平行並びに直角方向となるように加工されていること
を特徴とする縦型電界効果トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5304796A JP2870472B2 (ja) | 1996-03-11 | 1996-03-11 | 縦型電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5304796A JP2870472B2 (ja) | 1996-03-11 | 1996-03-11 | 縦型電界効果トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09246546A true JPH09246546A (ja) | 1997-09-19 |
| JP2870472B2 JP2870472B2 (ja) | 1999-03-17 |
Family
ID=12931962
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5304796A Expired - Fee Related JP2870472B2 (ja) | 1996-03-11 | 1996-03-11 | 縦型電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2870472B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2013081089A1 (ja) * | 2011-11-30 | 2013-06-06 | ローム株式会社 | 半導体装置 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6603173B1 (en) | 1991-07-26 | 2003-08-05 | Denso Corporation | Vertical type MOSFET |
| JP3514178B2 (ja) | 1998-09-16 | 2004-03-31 | 株式会社デンソー | 半導体装置の製造方法 |
-
1996
- 1996-03-11 JP JP5304796A patent/JP2870472B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2013081089A1 (ja) * | 2011-11-30 | 2013-06-06 | ローム株式会社 | 半導体装置 |
| JP2013115385A (ja) * | 2011-11-30 | 2013-06-10 | Rohm Co Ltd | 半導体装置 |
| US9496384B2 (en) | 2011-11-30 | 2016-11-15 | Rohm Co., Ltd. | Semiconductor device |
| US10553713B2 (en) | 2011-11-30 | 2020-02-04 | Rohm Co., Ltd. | Semiconductor device |
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| Publication number | Publication date |
|---|---|
| JP2870472B2 (ja) | 1999-03-17 |
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