JP2007242797A - 半導体装置およびその製造方法 - Google Patents
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Abstract
【解決手段】半導体装置は、ワイドギャップ半導体層1と、ワイドギャップ半導体層1に形成されたSBD(ショットキーバリアダイオード)60とを備えている。SBD60はワイドギャップ半導体層1の一方の主面に接するように形成されたショットキー電極4と、ワイドギャップ半導体層1の他方の主面に接するように形成されたカソード電極6とを有しており、かつショットキー電極4からカソード電極6へ流れる電流を制御可能である。
【選択図】図1
Description
四戸著、「SiCパワーデバイス」、東芝レビュー、Vol.59, No.2 (2004)
(実施の形態1)
図1は、本発明の実施の形態1における半導体装置の構成を示す断面図である。図1を参照して、本実施の形態の半導体装置はワイドギャップ半導体層1を備えている。ワイドギャップ半導体層1には、素子としてショットキーバリアダイオード(SBD)60が形成されている。SBD60は第1電極としてのショットキー電極4と、第2電極としてのカソード電極6とを主に有している。
図10は、本発明の実施の形態2における半導体装置の構成を示す断面図である。図10を参照して、本実施の形態の半導体装置において、ワイドギャップ半導体層1には素子としてPINダイオード61が形成されている。PINダイオード61は第1電極としてのオーミック電極22と、第2電極としてのカソード電極6とを主に有している。ワイドギャップ半導体層1はp型半導体層21をさらに有している。p型半導体層21はn-ドリフト層1c上に形成されている。p型半導体層21の厚さは約1μmであり、不純物濃度は1×1018/cm3である。オーミック電極22はたとえばTiよりなっている。
図13は、本発明の実施の形態3における半導体装置の構成を示す断面図である。図13を参照して、本実施の形態の半導体装置におけるワイドギャップ半導体層1には、素子としてMOSFET62が形成されている。MOSFET62はゲート電極33と、第1電極としてのソース電極35と、第2電極としてのドレイン電極(オーミック電極)6とを主に有している。
図22は、本発明の実施の形態4における半導体装置の構成を示す断面図である。図22を参照して、本実施の形態の半導体装置におけるワイドギャップ半導体層1には、素子としてJFET(Junction Field Emission Transistor)63が形成されている。JFET63は、ゲート電極45と、第1電極としてのソース電極48と、第2電極としてのドレイン電極(オーミック電極)6とを主に有している。
Claims (7)
- ワイドギャップ半導体層と、
前記ワイドギャップ半導体層に形成された素子とを備え、
前記素子は前記ワイドギャップ半導体層の一方の主面に接するように形成された第1電極と、前記ワイドギャップ半導体層の他方の主面に接するように形成された第2電極とを有し、かつ前記第1電極と前記第2電極との間を流れる電流を制御可能である、半導体装置。 - 基板とは異なる材料よりなるワイドギャップ半導体層を前記基板上にエピタキシャル成長させる工程と、
前記ワイドギャップ半導体層に素子を形成する素子工程と、
前記ワイドギャップ半導体層から前記基板を選択的に除去する除去工程とを備える、半導体装置の製造方法。 - 前記基板はシリコン、サファイア、またはガリウム砒素よりなる、請求項2に記載の半導体装置の製造方法。
- 前記素子工程は、前記ワイドギャップ半導体層の一方の主面に第1電極を形成する工程と、前記除去工程の後に前記ワイドギャップ半導体層の他方の主面に第2電極を形成する工程とを含み、
前記素子は前記第1電極と前記第2電極との間を流れる電流を制御可能である、請求項2または3に記載の半導体装置の製造方法。 - 前記除去工程において前記基板をエッチングする、請求項2〜4のいずれかに記載の半導体装置の製造方法。
- 前記基板はシリコンよりなり、
第1導電型の不純物領域を前記ワイドギャップ半導体層に形成する不純物領域工程をさらに備え、
前記不純物領域工程は前記ワイドギャップ半導体層にリンを注入する注入工程と、前記注入工程の後に1300℃以下の温度で前記ワイドギャップ半導体層をアニールする工程とを含む、請求項2〜5のいずれかに記載の半導体装置の製造方法。 - 前記素子のチャネル領域をエピタキシャル成長法により形成する、請求項2〜6のいずれかに記載の半導体装置の製造方法。
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