JP2009532902A - 接合障壁ショットキー整流器およびその製造方法 - Google Patents

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Abstract

接合障壁ショットキー（ＪＢＳ-）整流器デバイスおよびデバイスの製造方法を記載する。デバイスは、ｐ＋−ｎ接合を形成し、且つｐ型領域間、および任意にその上面で第２のエピタキシャルオーバーグロースｎ型ドリフト層を自己平坦化する、第１のエピタキシャル成長ｎ型ドリフト層およびｐ型領域を含む。デバイスは、露出しているかあるいは埋め込まれたｐ＋−ｎガードリング、再成長あるいは注入接合終端拡張（ＪＩＥ）領域、あるいは基板までエッチダウンした「深い」メサなどのエッジ終端構造を含むこともある。第２のｎ型ドリフト領域とのショットキーコンタクトおよびｐ型領域とのオーミックコンタクトは共に陽極として働く。陰極は、ウェーハの背面上のｎ型領域とのオーミックコンタクトによって形成することができる。デバイスはモノリシックデジタル、アナログおよびマイクロ波集積回路で使用することができる。

Description

本発明は、全般に垂直ｐ＋−ｎ接合を有する接合障壁ショットキー整流器あるいはダイオード、および特にエピタキシャル成長ドリフト層、および埋め込まれていてもいなくともよいｐ＋−ｎ接合を形成するエピタキシャルオーバーグロースドリフト領域および自己平坦化ショットキーコンタクト領域を有するこのようなデバイスに関する。デバイスは炭化ケイ素などのワイドバンドギャップ半導体材料において形成することができる。
（連邦助成研究に関する陳述）
本発明は空軍研究所承認番号Ｆ３３６１５−０１−Ｄ−２１０３号の下で米国政府の助成によりなされた。米国政府は本発明において一定の権利を有する。
ワイドバンドギャップ半導体材料である炭化ケイ素（ＳｉＣ）は高出力、高温および／あるいは耐放射線エレクトロニクスにおける使用にとって大変魅力的である。ＳｉＣパワースイッチは、対応する従来のシリコンと比べて幅広いエネルギーバンドギャップ、高い降伏電界強度、高い飽和電子ドリフト速度および高い熱伝導性などといったそのすぐれた材料物理特性のため、必然的にこれらの用途についての候補となる。上述の長所に加えて、ＳｉＣ出力デバイスは従来のシリコン出力デバイスよりも低い個別オン抵抗で操作することができる［１］。ＳｉＣユニポーラデバイスは、非常に近い将来に６００〜３０００Ｖ範囲のＳｉバイポーラスイッチおよび整流器の代わりとなると予測される。
一般的に言って、整流子には次の３種類がある［２］：（１）主として多数キャリア伝導により拡散容量がなくなるため［３］、電源遮断時の実際の逆回復や電源投入時の順方向電圧オーバーシュートはないが、漏れ電流が高くなることにより、低い有効電源投入電圧の提供によってオン状態での損失が低くなるとともにスイッチスピードが非常に高くなるショットキーダイオード；（２）低い漏れ電流を提供するがスイッチ時に逆回復電荷を示すＰ−ｉ−Ｎダイオード；および（３）ショットキー様オン状態およびスイッチ特性を提供し、且つ高電界からショットキー面をスクリーニングすることによりＰｉＮ様のオフ状態特性を提供する接合障壁ショットキー（ＪＢＳ）ダイオード［４］。従来のＳｉ ＰｉＮダイオードを用いた高電圧（＞６００Ｖ）回路では、主要な電力損失源は整流器の電源遮断時の逆回復電荷の散逸である。ＳｉＣ ＪＢＳダイオードからの迅速な回復により、整流器およびスイッチの温度条件がより低いパッケージデザインが可能となり、出力密度が３倍超増加すると予測される。
材料特性と処理技術が原理的に異なるため、電力用整流器（あるいはダイオード）における従来のＳｉあるいはＧａＡｓマイクロエレクトロニクス技術をＳｉＣに容易に移行することはできない。ＳｉＣ整流器の報告は最近数十年間に数多く見られる（例：［２〜６］）。
米国特許第４，９８２，２６０号は、拡散により作成された高ドーピングｐ型ウェルをエッチングすることによるｐ型エミッタ領域の区画形成を記載する。しかし、ＳｉＣへのドーパントの拡散が起こる速度は極めて高い温度でも非常に遅いため、実際問題としては、ｐ型ウェルはイオン注入によってｎ型ＳｉＣ内にのみ形成することができるため、注入による損傷によって少数キャリアの寿命は短くなる。
ＳｉＣ接合障壁ショットキー（ＪＢＳ）／融合ＰｉＮショットキー（ＭＰＳ）の例は、米国特許第６，５２４，９００Ｂ２号で確認することができる。このデバイスは、エピタキシャル成長層をプラズマエッチングすることにより区画された注入ｐ型アイランド上に蒸着したショットキー金属を有する。しかし、この構造はｐ型領域上にｐ型オーミックコンタクトがなく、且つｐ型領域のドーピングが低いことが原因で伝導性の変調が不十分である場合、サージ電流からそれ自体を有効に保護することができない。
注入Ｐ＋領域を用いてｐ−ｎ接合を形成する接合障壁整流器の例は、米国特許第６，１０４，０４３号で確認することができる。この場合、高ドーピング注入ｐ型領域上にオーミックコンタクトを形成するものの、このような構造のドリフト領域における伝導性変調は、高温アニール後にも残る注入損傷が原因で少数キャリア寿命が短くなる。
今日、低コスト大量製造の障害の原因の大半は、ｐ＋−ｎ接合レベルの工程にまで辿ることができる。また、ＳｉＣのバンドギャップが大きいため、オーミックコンタクトのための高ドーピングｐ型領域をＳｉＣにおいて二次加工することは難しい。ＳｉＣ接合障壁ショットキーダイオードにおける伝導性変調およびオーミックコンタクトのための階段ｐ＋−ｎ接合を得るために、Ｐ＋領域の形成を目的としたイオン注入が頻繁に用いられる。イオン注入時および注入後の極めて高い温度でのアニール（例：温度≧１５００℃）の際に誘発された損傷によって、ｐ−ｎ接合の逆漏れ電流が発生して増加し、さらにショットキー接合を作成することになっているＳｉＣの表面を劣化させる傾向がある。これらの処理段階より生じた損傷は、順方向伝導および遮断能力を含むデバイス性能に大きく影響する。また、注入テールのプロフィールの実際の深さ、欠損密度、アニール後の注入イオンの再分布、およびドーパント原子のイオン化率および各バイアスおよび／あるいは温度ストレスの元での点欠損の複合的不確定性により、イオン注入によるｐ＋−ｎ接合の深さの正確な制御も困難である。
これらの欠点を取り除くために、ｐ＋−ｎ接合を形成する代替的な方法を用いることができる。１つの方法は、米国特許第６，７６７，７８３に開示するように、Ｐ＋ゲート領域を選択的にエピタキシャル成長させるものである。ｐ＋−ｎ接合を形成する他の方法は、トレンチエッチングしたＮ−ドリフト層の上面にＰ＋層をエピタキシャル再成長させた後、プラズマエッチバックあるいは化学的機械的ポリシングあるいは他の平坦化法により、ショットキー金属コンタクトのためにＮ−ドリフト領域を露出させるものである。同様の方法は米国特許第６，８９７，１３３Ｂ２に開示される。しかし、この参照文献に記載されたデバイスにおいては、ｐ−ｎ接合を形成するために低ドーピングｐ領域を用いる。また、このデバイスにおいて、エピタキシャル成長ｐ型領域は、通常条件下でもサージ電流操作条件下でも電流伝導を大きく制限することのあるＪＦＥＴ領域を形成しない。
したがって、半導体機器の改善製造方法に対するニーズはまだ存在する。
第１の実施形態によると：
第１の伝導型の半導体材料を含む基板層、
基板層上の第１の伝導型の半導体材料を含む任意のバッファ層、
基板層上あるいはバッファ層上のドリフト層であって、ドリフト層が第１の伝導型の半導体材料を含むドリフト層；
ドリフト層上の中央部分に第１の伝導型と異なる第２の伝導型の半導体材料の多数の領域を含む中央領域であって、第２の伝導型の半導体材料の領域が上面と側壁を有する中央領域；および、
第２の伝導型の半導体材料の多数の領域と隣接し、且つ第２の伝導型の半導体材料の多数の領域の上面にあっても良い、ドリフト層上の第１の伝導型の半導体材料のエピタキシャルオーバーグロースドリフト領域を含む半導体デバイスが提供される。
第２の実施形態によると：
上述の半導体デバイス；および
基板層上に形成された少なくとも１つの追加的パワーコンポーネントを含む集積回路が提供される。
第３の実施形態によると：
第２の伝導型と異なる第１の伝導型の半導体材料のドリフト層上の、第２の伝導型の半導体材料の層を選択的にエッチングして、ドリフト層の材料を露出させることによる、ドリフト層上における第２の伝導型の半導体材料の領域を多数含む中央領域の形成であって、第２の伝導型の半導体材料の領域が上面と側壁を有する中央領域の形成；
第２の伝導型の半導体材料の領域に隣接し、且つ第２の伝導型の半導体材料の領域の上面の、ドリフト層の露出面上における第１の伝導型の半導体材料のドリフト領域のエピタキシャルオーバーグロース；および
ドリフト領域のエッチングによる第２の伝導型の半導体材料の領域の上面の少なくとも一部の露出を含む半導体デバイスの製造方法であって；
ドリフト層が半導体基板上にあるか、あるいはドリフト層が第１の伝導型の半導体材料を含むバッファ層上にありかつバッファ層が半導体基板上にある半導体デバイスの製造方法が提供される。
上述の方法によって製造されたデバイスも提供される。
本発明の１つの目的は、同じダイス型上で二次加工された他のデバイスより電気的に分離して製造することも、且つ同じダイス型上で二次加工されたデバイスが、例えば接合型電界効果トランジスタ（ＪＦＥＴ）あるいはバイポーラ接合トランジスタ（ＢＪＴ）のように、モノリシックに他のパワーコンポーネントに組み込まれてもよい方法で実施することもできる、ＳｉＣ内にＰ＋ガードリング、あるいはＮ＋フィールドストップ領域あるいは「深い」メサエッジ終端を伴うあるいは伴わないＪＴＥと共に、自己平坦化された第２のドリフト領域および埋め込まれたあるいは露出したｐ＋−ｎ接合を含む、全てエピタキシャル成長したシングルあるいはデュアルドリフト領域を有する、接合障壁ショットキー（ＪＢＳ）整流器を提供することである。
本発明の他の目的は、パターン形成した炭化ケイ素基板上における第２の低ドーピングＮ−ドリフト領域のホモエピタキシャルオーバーグロースによるトレンチＰ＋領域の平坦化の概念と実施例を提供することである。
本発明の他の目的は、パターン形成した基板上で第２の低ドーピングＮ−ドリフト領域のみのホモエピタキシャルオーバーグロースによるトレンチＰ＋領域の平坦化の概念と実例を提供することである。
本発明の他の目的は、上記のデバイスの二次加工方法を提供することである。
ｐ＋−ｎ接合を形成する方法およびこれらの方法によって製造されるデバイスを本明細書に記載する。１つの実施形態によると、方法は平坦なＮ−ドリフト層の上面にＰ＋層をエピタキシャル成長させた後、Ｐ＋層をドリフト層までエッチバックして、延長Ｐ＋領域を含み、且つ１つあるいはそれ以上の母線を含んでも良いパターン形成Ｐ＋層を形成することを含む。１つの実施形態によると、母線はデバイス外縁周囲の全てのＰ＋フィンガーを共に接続して外部の金属とショットキーコンタクト金属のコンタクトを可能とすることにより、サージ保護のための伝導性変調電流を提供する埋め込まれたｐ＋−ｎ接合構造の順方向バイアスを可能とする。
デバイスはエッジ終端構造を有する。エッジ終端構造はＰ＋ガードリング、エピタキシャル成長あるいはイオン注入によるＰ型接合終端拡張（ＪＴＥ）、あるいは「深い」メサエッジ終端（すなわちエピタキシャルＮ−ドリフト層およびＰ＋層を全てエッチダウンしてＮ＋基板に達したメサ）を含むが、これに限定されない。
次に、パターン形成Ｐ＋領域および露出した第１のＮ−ドリフト層の上で第２のｎ型ドリフト領域をオーバーグロースさせる。第２の再成長Ｎ−ドリフト領域のドーピング濃度は、第１のＮ−ドリフト層と異なることもある。例えば、Ｎ−ドリフト層の低いドーピング濃度により低漏出電流が低いがオン抵抗（Ｒｏｎ）が高いこと、あるいはオン状態電圧降下（ＶＦ）が高いことの間にはトレードオフがある。このデザインのトレードオフは、第１のＮ−ドリフト層よりも高いドーピング濃度を有する第２のＮ−ドリフト領域の再成長により、部分的に取り消すことができる。代替的に、第２のＮ−ドリフト領域を第１のＮ−ドリフト層よりも軽度にドーピングすることもできる。
注入Ｐ型領域の代わりにエピタキシャル成長Ｐ型領域を用いることにより、以下の利点を実現することができる：
・ＪＢＳ整流器の逆方向遮断性能と順方向伝導性能（オン抵抗）間のデザインのトレードの相当に優れた最適化を可能とする、注入により物理的に可能なものよりも大きなｐ領域の深さ（通常高ＫｅＶ注入で＜０．５μｍに対してエピタキシャル工程では＞１μｍ）を含む、正確且つ容易に制御できる垂直ｐ＋−ｎ接合のサイズ；
・Ｐ＋トレンチを作成する際に任意のｐ型外部「母線」の追加が自由、且つ簡便。ゲート抵抗を低下させることによりＪＢＳ整流器のスイッチ性能を向上させるため、ｐ型外部「母線」は、オーバーグロースさせたＮ−ドリフト領域内に埋め込むことも露出させて金属コンタクトすることもできる、全てのｐ型フィンガーとの接続が可能である；
・効率的な伝導性変調を目的とした高ドーピングｐ型材料は、高温でのポストアニールを行うことなく得られ、これにより高温アニール（＞１５００℃）によるＳｉＣショットキーコンタクト領域表面の劣化がなくなるため、ショットキーダイオードの理想的性質および性能が改善される一方、同時にｐ＋−ｎダイオードの伝導性変調が改善される；
・ｐ−ｎ接合の近傍において、伝導性変調の効率を損なうことなく、高い信頼性で電界勾配を緩和するための階段および／あるいは傾斜ｐ−ｎ接合の自由な形成；
・ｐ−ｎ接合領域の注入損傷および注入散在がなくなる。これにより、（１）容易な空乏および少数キャリアの寿命の向上、およびこれによる伝導性変調の向上を目的とした階段および／あるいは傾斜ｐ−ｎ接合の容易な二次加工、（２）注入によるｐ−ｎ接合の構造（ドーピングおよびジオメトリを意味する）の予期しない変動による問題の回避、および（３）ｐ―ｎ接合の近傍における信頼度の高い電界勾配の緩和が生じる。
・ｐ＋−ｎ接合がより堅牢且つその信頼性が高ければ、逆漏出電流および温度による閾値電圧のシフトが低下する。
・注入Ｐ型ドーパントの不完全な活性化および注入により誘発された意図しない欠陥の生成に関する懸念の解消により、歩留まりが非常に高くなり、またこれによって製造コストが低下する。
以下に記載する、構造化Ｐ＋領域の上面でのＮ−ドリフト層の再成長によるｐ＋−ｎ接合の形成の以下の長所は、構造化Ｎ−ドリフト領域の上面でのＰ＋層の再成長後にエッチバックしてＮ−ドリフト領域を露出することに関して実現することができる：
・デバイス性能の向上のためにオン抵抗（あるいはＶＦ）および漏出電流（あるいは遮断能力）を最適化することを目的とした、第１のドリフト層と異なる第２のドリフト層の自由なドーピング。
・「サージ電流保護」向上ＪＢＳダイオードのために第２のＮ−層をＰ＋領域までエッチバックしてＰ＋領域を露出させるか、あるいはＰ＋半導体を埋め込んだままとしながらもオーミックコンタクト形成のために外部Ｐ＋母線を用いて二次加工コストを低下させる一方で、高電圧定格ＪＢＳダイオードにおけるサージ電流能力の度合いはなお維持するための、第２の再成長Ｎ−層の柔軟な後続処理。
・ショットキーコンタクトＮ−領域とＰ＋領域の相対面積はＲｏｎあるいはＶＦを決定する因子の１つであるため、より狭いＰ＋構造によりショットキー面積が増大し、これによりＲｏｎおよびＶＦが低下する。さらに、隣接する２つのＰ＋領域間のより広い間隔あるいはより大きなショットキー面積によって、ピーク電流密度の低下を助長することができ、よりすぐれたサージ電流保護を提供する。構造化Ｎ−ドリフト層をＰ＋領域で充填してｐ−ｎ接合を形成する場合、Ｎ−領域を横切るトレンチの幅は、再成長Ｐ＋が平坦化し、キーホール（すなわち、再成長時に過剰なアスペクト比により半導体内に形成される空隙）がなくなるための妥当なアスペクト比を可能とするのに十分な大きさである必要がある。対照的に、この開示によりＰ＋領域上におけるＮ−ドリフト層の再成長が教示されるため、従来のフォトリソグラフィあるいは利用できる他の何らかの技術を用いると、構造化Ｎ−ドリフト領域上でのＰ＋の再成長によって製造するものよりも、後者がより小さくあるいは狭くなることがある。
・構造化Ｐ＋領域上での第２のＮ−ドリフト領域の自己平坦化再成長は、その全文を参照文献として本明細書に援用する２００５年８月８日出願の米国特許出願第１１／１９８，２９８号に記載のように、Ｐ＋トレンチの結晶学的配向を最適化することによって容易に達成することができる。この実施形態においては、第２の再成長Ｎ−領域をエッチバックしてオーミックコンタクトのためのＰ＋領域を露出し、‘２９８号明細書で明示されたエピタキシャル再成長工程により提供される自己平坦化効果により、Ｐ＋層に作られるトレンチが減少した残留波動によって第２のＮ−ドリフト領域で満たされることが可能となるため、Ｎ−ドリフト層内のトレンチをＰ＋層で満たす場合よりも広くすることができる（すなわち、アスペクト比が低くなる）。この方法では、後続の金属化工程の連続的被覆を達成するために必要なポストエピ平坦化およびパターン形成を単純化することができる。
一旦第２のＮ−ドリフト領域がＰ＋トレンチ内を満たし、構造化エピタキシャルＰ＋領域の上面にオーバーグロースしたならば、パターン形成およびエッチバックして全てのＰ＋領域を露出するか、あるいは外部金属とのコンタクトのために埋め込まれたＰ＋フィンガーの全てと接続する母線のみを露出させることができる。その後、エッジ終端構造を形成することができる。エッジ終端構造は、Ｎ＋フィールドストップ領域を伴うあるいは伴わない選択的再成長あるいは注入ｐ型ＪＴＥ領域、エピタキシャル層を全てエッチングしてＮ＋基板に到達する「深い」メサ、あるいはＰ＋ガードリングにより形成することができる。次に、金属層を第２のＮ−ドリフト領域の上面に貼着してショットキーコンタクトを形成し、また露出したＰ＋領域の上面に貼着してオーミックコンタクトを形成し、また基板の背面に貼着してオーミックコンタクトを形成する。最後に、ショットキーおよびオーミックコンタクトの上面に厚い金属層を貼着してダイオードの陽極を形成し、また背面のオーミックコンタクトに貼着してダイオードの陰極を形成することができる。今述べたシークエンスにおけるオーミックコンタクト形成のスケジュールは、高温アニールを必要とすることもあるが、ショットキーコンタクトの電気的特性が損なわれないようなものである。
Ｐ＋トレンチの深さあるいはフィンガーの高さ、Ｐ＋フィンガーの幅、第２のＮ−領域を充填するための隣り合う２つのＰ＋フィンガーの距離、および第１のドリフト層および第２のドリフト層のドーピング濃度は、当業者に周知の数式に従って選択して低いＲｏｎおよびＶＦとする一方、オフ状態において全てのＰ＋領域の間で連続するドリフト層の空乏をなお発生させて、ショットキー金属と第２のＮ−ドリフト領域の表面インターフェースに存在するショットキー障壁から空乏領域内の高電界をスクリーニングすることができる。
フォトリソグラフィ上の表面トポロジーおよび第２のＮ−ドリフト領域のオーバーグロース後に残った金属コンタクト手順を考慮すると、構造化Ｐ＋領域の上面に適度に平坦な第２のドリフト領域を有することが好ましい。しかし、交互に配置されたトレンチおよびＰ＋フィンガーは、通常、再成長エピタキシャル層の平坦な成長に逆らって作用する。第２のＮ−ドリフト領域を形成するために用いることのできる自己平坦化エピタキシャル再成長のための方法は、その全文を参照文献として本明細書に援用する米国特許出願出願番号第１１／１９８，２９８に記載されている。さらに、Ｐ＋トレンチの深さあるいはフィンガーの高さ、Ｐ＋フィンガーの幅、第２のＮ−ドリフト層を充填するための隣り合う２つのＰ＋フィンガーの分離、自己平坦化された第２のｎ型ドリフト領域は、トレンチＰ＋領域上にキーホールを生じることなく（すなわち単結晶エピタキシャル材料に空隙あるいは封入を生じることなく）、ホモエピタキシャルにオーバーグロースすることができる。
他の実施形態によると、開示されたＪＢＳ整流器は、ＳＩＣ内のＪＥＥＴあるいはＢＪＴ（バイポーラ接合トランジスタ）あるいはＭＯＳＦＥＴあるいはゲート切断サイリスタ（ＧＴＯ）などの他のパワーコンポーネントとモノリシックに統合することができる。これらのモノリシックデバイスは、例えば、Ｎ＋および第２のＮ−ドリフト領域の選択的プラズマエッチバックによってソースおよびチャンネル領域を区画することのできる、第２のドリフト層の上面に成長させてＪＢＳ整流器と同じダイス型上で接合型電界効果トランジスタを形成する第３のＮ＋層などの、１つあるいはそれ以上のｎ型および／あるいはｐ型層の選択的あるいはブランケット再成長によって製造することができる。
デバイスは、同じ伝導型のエピタキシャル成長バッファ層の有無にかかわらず、電気的にｐ型とすることもｎ型とすることもできる、炭化ケイ素基板上に構築することができる。ｎ型基板については、デバイスはエピタキシャル成長させた第１のｎ型ドリフト層およびその後トレンチ形成したｐ型領域、ドーピング濃度が第１のドリフト層と同じであっても異なっていてもよい、その後エピタキシャル再成長させた第２の平坦化ｎ型ドリフト領域を含む。デバイスの構造は、従来のフォトリソグラフィおよびプラズマドライエッチングによって区画される。ｎ型ドリフト領域とのショットキーコンタクトおよびｐ型領域とのオーミックコンタクトはウェーハの上面に形成される一方、高ドーピング基板とのオーミックコンタクトはウェーハの背面に形成される。隣り合う２つのｐ型領域の横方向距離に応じて、提案されたＪＢＳダイオードはオンおよびオフ状態特性が異なっていてもよく、また第２のドリフト領域の同じｎ型ドーピングについてのオフ状態操作のパンチスルーおよび非パンチスルーモードのいずれも実施することができる。さらに、上記のデバイスはモノリシックマイクロ波集積回路（ＭＭＩＣ）において用いることができる。さらに、上記のデバイスは、パワースイッチあるいは変換器あるいはブースター回路に用いるために、同じウェーハあるいはダイス型上の他のパワーコンポーネントと共に、モノリシックに二次加工することができる。
炭化ケイ素は２００種類以上のポリタイプで結晶化される。最も重要なものは３Ｃ−ＳｉＣ（立方体単位格子、閃亜鉛鉱）、２ＨＳｉＣ、６Ｈ−ＳｉＣ（六方晶系単位格子、ウルツ鉱）および１５Ｒ−ＳｉＣ（菱面体単位格子）である。しかし、４Ｈポリタイプは、その大きなバンドギャップおよび高い電子運動性により、パワーデバイスにとってより魅力的である。４Ｈ−ＳｉＣが好ましいものの、本発明は、他の炭化ケイ素ポリタイプより製造される本明細書に記載のデバイスおよび集積回路にも適用できることを理解すべきである。
これ以降、炭化ケイ素（ＳｉＣ）を半導体材料として用い、本発明の実施形態が記載された付属の図面を参照しながら、半導体デバイスおよび方法をより詳細に記載する。
図１Ａ〜ＡＤは、異なるエッジ終端構造を例示した、接合障壁ショットキー（ＪＢＳ）整流器と呼ばれる半導体デバイスの二次元模式図である。図１Ａ〜１Ｄに示すように、同じ伝導型のエピタキシャル成長バッファ層２の有無にかかわらず、電気的にｐ型とすることもｎ型とすることもできる、炭化ケイ素基板１上にデバイスを構築することができる。ｎ型基板を用いる場合、デバイスは第１のエピタキシャル成長ｎ型ドリフト層３、および続いてｐ型トレンチ領域４、これに続いてドーピング濃度が第１のドリフト層と同じであっても異なっていてもよい、第２の自己平坦化エピタキシャル再成長ｎ型ドリフト領域８を含む。図示するように、ｐ型領域は母線５を含む。デバイスの構造は、従来のフォトリソグラフィおよびプラズマドライエッチングによって区画することができる。第２のドリフト領域上にショットキーコンタクトを形成する金属は、露出したｐ型領域上のオーミックコンタクトと接続して、ウェーハの上面に連続した陽極１０を形成する一方で、基板の背面上のｎ型領域とのオーミックコンタクトにより陰極１１が形成される。図１Ａおよび１Ｂに示すように、Ｐ＋ガードリング領域６（ａ）および６（ｂ）は、図１Ａに示すように不動態化絶縁層９と接触することも、あるいは図１Ｂに示すように低ドーピングｎ型ドリフト層８に埋め込むこともできる。
図１Ｃは、露出したＰ＋フィンガーおよび母線領域を有するＪＢＳ整流器の二次元模式図である。図１Ｃは接合終端拡張（ＪＴＥ）６ｃおよびメサエッジ終端６ｄ構造も例示する。
図１Ｄは、埋め込まれたｐ＋−ｎ接合および露出したＰ＋母線を有する他の実施形態によるＪＢＳ整流器の二次元模式図である。図１Ｄは接合終端拡張（ＪＴＥ）６ｃおよびメサエッジ終端６ｄ構造も例示する。
今度は、エピタキシャル成長Ｎ＋バッファ、第１のＮ型ドリフト、およびＰ＋層を有する、開始時のＮ＋基板を示す模式図である図２に言及する。最小限の欠損密度を有する高品質の薄い高ドーピングＮ＋バッファ層は、Ｎ型ドリフトとＮ＋バッファ層のインターフェースにおいて良好な電界ストッパとして作用する。図２に示すバッファ層は任意である。低ドーピングＮ型ドリフト領域が遮断能力を提供する一方で、高ドーピングＰ＋エピ層は接合障壁を提供するｐ＋−領域を形成する。接合障壁は、サージ電流を伝導する正孔を注入することにより、伝導性変調の可能性に備える。Ｐ＋エピ層を用いて、例えばガードリングなどの形態でエッジ終端を提供することもできる。図２はこれらの層の代表的ドーピング濃度も示す。
今度は図３Ａに言及すると、マスキング材料を用いてＰ＋エピ層をパターン形成することができる。例示的なマスキング材料はフォトレジスト、剥離金属、酸化物、あるいは他の何らかの既知の材料を含むが、これに限定されない。図３に示すように、次にＰ＋層を第１のｎ型ドリフト層３までエッチダウンし、同時に伝導性変調のためのＰ＋フィンガー４およびトレンチ７、Ｐ＋フィンガー４と接続することのできるオーミック金属コンタクトのため１つあるいはそれ以上のＰ型外母線５、およびエッジ終端のためのＰ＋ガードリング６（ａ，ｂ）を形成することができる。
図３Ｂおよび図３Ｃは、異なる２つの母線配列を示すデバイスの平面模式図である。図３Ｂは母線５がｐ型領域４を取り囲む実施形態を示す。図３Ｃは母線５がＰ型領域４を３辺で囲む代替的実施形態を示す。その他のｐ型領域４および母線５の配列も可能である。
今度は図４に言及すると、トレンチＰ＋領域はホモエピタキシャルＮ型半導体材料によって充填および平坦化され、第２のｎ型ドリフト領域を形成する。これらの第２のｎ型ドリフト領域のドーピング濃度は、第１のｎ型ドリフト層と異なり、且つ／あるいは勾配を緩和してドリフト層の空乏度を促進し、接合障壁領域内での電界強度を制御することができる。一般的に、Ｃ／Ｓｉ比およびオフカット方向に対するトレンチの向きを最適化することにより、平坦化が発生する。同じことは、４Ｈ−ＳｉＣの基底面（［０００１］）から＜１１２−０＞方向への角度８°あるいは４°カットオフについて当てはまる。同じことは６Ｈ−ＳｉＣの基底面（［０００１］）から＜１１２−０＞方向への角度３．５°カットオフについて当てはまる。主平面との直交方向（すなわち＜１１−００＞方向へのカットオフ）は同等に良好に作用する。
図２〜４においては、既知の技術を用いて、ドナーあるいはアクセプタ材料により層をドーピングすることによりＳｉＣ層を形成することができる。例示的なドナー材料は窒素およびリンを含む。窒素は好ましいドナー材料である。ＳｉＣをドーピングするための例示的なアクセプタ材料はホウ素およびアルミニウムを含む。アルミニウムは好ましいアクセプタ材料である。しかし、上記の材料は単なる例であり、炭化ケイ素にドーピングすることのできるあらゆるアクセプタおよびドナー材料を使用することができる。本明細書に記載したＪＢＳ整流器の様々な層のドーピングレベルおよび厚さは、特定の用途のための所望の特性を有するデバイスを製造するために変更することができる。同様に、デバイスの様々な形体のサイズは、特定の用途のための所望の特性を有するデバイスを製造するために変更することができる。
図５Ａ〜５Ｄは、多様なエッジ終端構造を例示しながら、埋め込まれたＰ＋フィンガー（図５Ｂおよび５Ｄ）あるいは露出したＰ＋フィンガー（図５Ａおよび５Ｃ）のいずれかを有するデバイスを例示する。図５Ａおよび５Ｃに示すように、第２のＮ型ドリフト領域をパターン形成し、エッチダウンしてＰ＋フィンガー４および金属コンタクト用の母線領域５を露出することができる。図５Ｂおよび５Ｄに示すように、第２のＮ型ドリフト領域をパターン形成し、エッチダウンしてＰ＋母線領域５のみを露出し、ｐ＋−ｎ接合を第２のｎ型ドリフト領域の下に埋め込むことができる。図５Ａに示すように、デバイスは露出したＰ＋ガードリング領域をエッジ終端領域として有することができる。その替わりに、図５Ｂに示すように、デバイスは埋め込まれたＰ＋ガードリング領域を有することもできる。図５Ｃおよび５Ｄは接合終端拡張（ＪＴＥ）６ｃおよびメサエッジ終端６ｄ構造も例示する。
今度は図６Ａ〜６Ｄに言及すると、次に電気的分離のための絶縁層あるいはスタック９をデバイス上面のいずれかの位置に成長および／あるいは蒸着させた後、パターン形成して絶縁層あるいはスタックをエッチングし、デバイス上面にショットキーおよびオーミック金属コンタクトを開くことができる。絶縁層あるいはスタック９は、同じウェーハ上で二次加工された異なるデバイス間で用いることができる。絶縁層あるいはスタック９は、陽極金属コンタクトの外部およびエッジ終端構造の上面で電界不動態化を提供する。エッジ終端構造は、図６Ａに示すように露出したガードリングとすることも、図６Ｂに示すように埋め込んだガードリングとすることも、図６Ｃおよび６Ｄに示すようにＪＴＥ領域とすることも、あるいはまた図６Ｃおよび６Ｄに示すようにメサエッジ終端領域とすることもできる。
図７Ａ〜７Ｄに示すように、単独あるいは複数の金属層を第２のドリフト領域および母線領域の上面１０だけでなく、ウェーハの背面１１にも蒸着することができる。図７Ａおよび７Ｃに示すように、金属層１０は露出したＰ＋フィンガー４の上にも蒸着することができる。金属層１０，１１は１つあるいは２つの異なる金属あるいは金属合金あるいは金属混合物からなることもある。例えば、図７Ａおよび７Ｃに示すように、１つの金属あるいは合金あるいは混合物を第２のｎ型ドリフト領域とのショットキーコンタクトに用い、他の金属あるいは合金あるいは混合物を用いてＰ＋フィンガーおよびＰ＋母線との良好なオーミックコンタクトを形成することもできる。その替わりに、図７Ｂおよび７Ｄに示すように、陽極をＰ＋母線領域とのみコンタクトさせることもできる。２つの異なる金属を用いる場合、オーミック金属あるいは金属合金あるいは金属混合物を蒸着し、さらに選択的にエッチングした後高温（例：＞９００℃）アニールし、ショットキー金属／合金／混合物蒸着の前にＰ＋領域とのオーミックコンタクトを形成することができる。ショットキーおよびオーミックコンタクトの同時形成のために１つの金属あるいは金属合金あるいは金属混合物を慎重に選択するならば、低温（例：５００℃）アニールによって、ショットキーコンタクトを損傷することなくＰ＋領域とのオーミックコンタクトを作成することができる。
本明細書に記載のマルチＪＢＳデバイスは、Ｐ＋フィンガーとトレンチの適切な幅を選択することによって、異なる電圧および電流定格用に同じダイス型上で二次加工することができる。さらに、本明細書に記載のＪＢＳデバイスは、ＳｉＣにおけるＮ＋層および第２のＮ−ドリフト領域の選択的プラズマエッチバックによって、ソースおよびチャンネル領域を区画することのできる、例えば第２のドリフト領域上面のＮ＋層などの、１つあるいはそれ以上のｎ型および／あるいはｐ型層を選択的あるいはブランケット再成長させて、ＪＢＳ整流器と同じダイス型上で接合型電界効果トランジスタ（ＪＦＥＴ）を形成することにより、他のパワーコンポーネント（例：ＪＦＥＴあるいはＢＪＴ）と共に、同じダイス型上でモノリシック二次加工することができる。
基板およびエピタキシャル層の電気極性を逆転することにより、本明細書に記載の方法を用いて、ｎ＋−ｐ接合を有するＪＢＳ整流器を二次加工することができる。
適切な基板上でのエピタキシャル成長によりＳｉＣ層を形成することができる。エピタキシャル成長中に層をドーピングすることができる。
上述の明細書が、例示を目的として提供された実施例により共に本発明の原則を教示する一方で、当業者は、この開示を読むことにより、本発明の真の中核から逸脱することなく、形態および詳細に多様な変更を行うことができることを認識するであろう。
露出したＰ＋フィンガー、母線、およびガードリング領域を有する１つの実施形態によるＪＢＳ整流器の二次元模式図である。 唯一の露出したＰ＋母線領域を有し、且つ埋め込まれたｐ＋−ｎ接合およびガードリングを有する１つの実施形態によるＪＢＳ整流器の二次元模式図である。 露出したＰ＋フィンガーおよび母線領域を有する１つの実施形態に準拠し、且つ接合終端拡張（ＪＴＥ）およびメサエッジ終端を示すＪＢＳ整流器の二次元模式図である。 唯一の露出したＰ＋母線領域および埋め込まれたｐ＋−ｎ接合を有する１つの実施形態に準拠し、且つＪＴＥおよびメサエッジ終端を示すＪＢＳ整流器の二次元模式図である。 エピタキシャル成長Ｎ＋バッファ層、Ｎ型ドリフト層およびドリフト層上のＰ＋層を有する開始時のＮ＋基板層の模式図である。 Ｎ型ドリフト層の上面に形成された、トレンチＰ＋フィンガー、母線およびガードリング（エッジ終端構造として）を有するデバイスの模式図である。 異なる２つのｐ型母線配列を示すデバイスの２つの実施形体の平面模式図である。 異なる２つのｐ型母線配列を示すデバイスの２つの実施形体の平面模式図である。 第２のＮ型ドリフト層でトレンチを充填しかつ平坦化した例示的エッジ終端としてのＰ＋フィンガー、母線およびガードリングの模式図である。 エッチバック、あるいはパターン形成した後にエッチバックして全てのＰ＋フィンガー、母線、およびガードリングを露出した第２のＮ型ドリフト層の模式図である（例示的エッジ終端方法として）。 エッチバック、あるいはパターン化した後にエッチバックしてＰ＋母線領域のみを露出した第２のＮ型ドリフト層の模式図である。 ＪＴＥあるいはメサエッジ終端を伴う、エッチバック、あるいはパターン化した後にエッチバックして全てのＰ＋フィンガーおよび母線を露出した第２のＮ型ドリフト層の模式図である。 ＪＴＥあるいはメサエッジ終端を伴う、エッチバック、あるいはパターン化した後にエッチバックしてＰ＋母線領域のみを露出した第２のＮ型ドリフト層の模式図である。 蒸着およびパターン形成し、露出したＰ＋フィンガー、母線、およびガードリング領域を有するＪＢＳダイオード上に、電気的分離あるいは不動態化のいずれかを形成する絶縁層の模式図である。 蒸着およびパターン形成し、唯一露出したＰ＋母線領域および埋め込まれたｐ＋−ｎ接合およびガードリングを有するＪＢＳダイオード上に、電気的絶縁あるいは不動態化のいずれかを形成する絶縁層の模式図である。 蒸着およびパターン形成し、ＪＴＥあるいはメサエッジ終端を伴う、露出したＰ＋フィンガーおよび母線領域を有するＪＢＳダイオード上に、電気的分離あるいは不動態化のいずれかを形成する絶縁層の模式図である。 蒸着およびパターン形成し、ＪＴＥあるいはメサエッジ終端を伴う、唯一露出したＰ＋母線領域および埋め込まれたｐ＋−ｎ接合を有するＪＢＳダイオード上に電気的分離あるいは不動態化のいずれかを形成し、且つショットキーおよびオーミック金属コンタクト用の窓を開く絶縁層の模式図である。 露出したＰ＋フィンガー、母線、およびガードリング領域を有するＪＢＳダイオード上に、第２のＮ−ドリフト領域、全ての露出したＰ＋領域、および基板の背面との電気伝導コンタクトを形成するために蒸着された金属の模式図である。 唯一露出したＰ＋母線領域および埋め込まれたｐ＋−ｎ接合およびガードリングを有するＪＢＳダイオード上に、第２のＮ−ドリフト領域、全ての露出したＰ＋領域、および基板の背面との電気伝導コンタクトを形成するために蒸着された金属の模式図である。 ＪＴＥあるいはメサエッジ終端を伴う、露出したＰ＋フィンガーおよび母線領域を有するＪＢＳダイオード上に、第２のＮ−ドリフト領域、全ての露出したＰ＋領域、および基板の背面との電気伝導コンタクトを形成するために蒸着された金属の模式図である。 ＪＴＥあるいはメサエッジ終端を伴う、唯一露出したＰ＋母線領域および埋め込まれたｐ＋−ｎ接合を有するＪＢＳダイオード上に、第２のＮ−ドリフト領域、全ての露出したＰ＋領域、および基板の背面との電気伝導コンタクトを形成するために蒸着された金属の模式図である。
符号の説明
１ 基板
２ Ｎ＋バッファ層
３ Ｎ型ドリフト層
４ Ｐ型領域（例：フィンガー）
５ 金属コンタクト用Ｐ型母線
６ （ａ）Ｐ型不動態化ガードリング；（ｂ）埋め込まれたＰ型ガードリング；（ｃ）Ｐ型エピタキシャル再成長あるいは注入ＪＴＥ領域；（ｄ）全てのエピタキシャル層をエッチングして基板に達したメサエッジ終端
７ Ｐ型トレンチ
８ Ｎ型自己平坦化ドリフト領域
９ 分離絶縁および不動態化絶縁
１０ 露出したＰ＋領域およびＮ型ドリフト領域上の陽極金属コンタクト
１１ 背面の陰極金属コンタクト

Claims (50)

  1. 第１の伝導型の半導体材料を含む基板層；
    前記基板層上の前記第１の伝導型の半導体材料を含む任意のバッファ層、
    前記基板層上あるいはバッファ層上のドリフト層であって、前記ドリフト層が前記第１の伝導型の半導体材料を含むドリフト層；
    前記ドリフト層上の中央部分上の前記第１の伝導型と異なる第２の伝導型の半導体材料の多数の領域を含む中央領域であって、前記第２の伝導型の半導体材料の前記領域が上面と側壁を有する中央領域；および、
    前記第２の伝導型の半導体材料の前記多数の領域と隣接し、且つ前記第２の伝導型の半導体材料の前記多数の領域の上面にあってもよい、前記ドリフト層上の前記第１の伝導型の半導体材料のエピタキシャルオーバーグロースドリフト領域を含む半導体デバイス。
  2. 前記第２の伝導型の半導体材料の前記領域が第１および第２の対向する末端を有する多数の間隔の開いた延長セグメントを含む、請求項１に記載のデバイス。
  3. 前記第１の伝導型の半導体材料が前記第２の伝導型の半導体材料の前記多数の領域の上面にある、請求項１に記載のデバイス。
  4. 前記デバイスが前記バッファ層を含む、請求項１に記載のデバイス。
  5. 前記バッファ層が１×１０１８／ｃｍ３よりも大きなドーパント濃度および／あるいは約０．５μｍの厚さを有する、請求項４に記載のデバイス。
  6. 前記基板層、前記ドリフト層、前記中央領域および前記ドリフト層の前記半導体材料が炭化ケイ素である、請求項１に記載のデバイス。
  7. 前記第１の伝導型の前記半導体材料がｎ型半導体材料であり且つ前記第２の伝導型の前記半導体材料がｐ型半導体材料である、請求項１に記載のデバイス。
  8. 前記ドリフト層が１μｍよりも大きな厚さを有する、請求項１に記載のデバイス。
  9. 前記中央領域が０．５μｍよりも大きな厚さを有する、請求項１に記載のデバイス。
  10. 前記中央領域が１×１０１９／ｃｍ３よりも大きなあるいはこれに等しいドーパント濃度を有する、請求項１に記載のデバイス。
  11. 前記基板層が１×１０１８／ｃｍ３これによりも大きなドーパント濃度を有する、請求項１に記載のデバイス。
  12. 前記ドリフト層および前記ドリフト領域がそれぞれ１×１０１４／ｃｍ３から１×１０１７／ｃｍ３のドーパント濃度を有する、請求項１に記載のデバイス。
  13. 前記ドリフト領域が前記ドリフト層と異なるドーパント濃度を有する、請求項１に記載のデバイス。
  14. 前記ドリフト層と反対側の前記基板上のオーミックコンタクト材料および前記中央領域上のオーミックコンタクト材料をさらに含む、請求項１に記載のデバイス。
  15. 前記第２の伝導型の半導体材料の前記領域が前記延長セグメントの前記第１の末端と接続する第１の母線および前記延長セグメントの前記第２の末端と接続する第２の母線をさらに含む、請求項２に記載のデバイス。
  16. 前記第１および第２の母線がそれぞれ第１の幅を有し且つ前記の突起したセグメントが前記の第１の幅よりも狭い第２の幅を有する、請求項１５に記載の方法。
  17. 前記第１および第２の母線が第１および第２の対向する末端を有し且つ前記第１の母線の前記第１の末端が第３の母線によって前記第２の母線の前記第１の末端と接続する、請求項１５に記載の方法。
  18. 前記第１の母線の前記第２の末端が第４の母線によって前記第２の母線の前記第２の末端と接続する、請求項１７に記載の方法。
  19. 前記オーミックコンタクト材料上の金属層および前記ドリフト領域の少なくとも１部分と接触するショットキー金属層をさらに含む、請求項１４に記載のデバイス。
  20. 前記中央領域上の前記オーミックコンタクト材料上の前記金属層が前記ショットキー金属層と異なる組成を有する、請求項１９に記載のデバイス。
  21. 前記デバイスの周縁部分にエッジ終端構造をさらに含む、請求項１に記載のデバイス。
  22. 前記エッジ終端構造上に絶縁層をさらに含む、請求項２１に記載のデバイス。
  23. 前記エッジ終端構造が前記ドリフト層内に注入された前記第２の伝導型の半導体材料の領域を含む、請求項２１に記載のデバイス。
  24. 前記エッジ終端構造がメサエッジ終端を含む、請求項２１に記載のデバイス。
  25. 前記エッジ終端構造が前記中央領域を囲む前記ドリフト層上の前記第２の伝導型の半導体材料の１つあるいはそれ以上の連続領域を含む、請求項２１に記載のデバイス。
  26. 前記中央領域を囲む前記第２の伝導型の半導体材料の前記１つあるいはそれ以上の連続領域と隣接する前記第１の伝導型のエピタキシャル成長半導体材料をさらに含む、請求項２５に記載のデバイス。
  27. 前記中央領域を囲む前記第２の伝導型の半導体材料の前記１つあるいはそれ上の連続領域の上に前記第１の伝導型の前記エピタキシャル成長半導体材料がある、請求項２６に記載のデバイス。
  28. 請求項１に記載の半導体デバイス、および
    前記基板層上に形成された少なくとも１つの追加的パワーコンポーネントを含む、集積回路。
  29. 前記の少なくとも１つの追加的パワーコンポーネントがバイポーラ接合トランジスタ（ＢＪＴ）、接合型電界効果トランジスタ（ＪＦＥＴ）、金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）、ゲートターンオフサイリスタ（ＧＴＯ）およびその組合せからなる群より選択される、請求項２８に記載の集積回路。
  30. 第２の伝導型と異なる第１の伝導型の半導体材料のドリフト層上の前記第２の伝導型の半導体材料の層を選択的にエッチングして前記ドリフト層の材料を露出させることによる前記ドリフト層上の前記第２の伝導型の半導体材料の多数の領域を含む中央領域の形成であって、前記第２の伝導型の半導体材料の前記領域が上面と側壁を有する形成；
    前記第２の伝導型の半導体材料の前記領域と隣接する前記ドリフト層の露出面上および前記第２の伝導型の半導体材料の前記領域の上面における前記第１の伝導型の半導体材料のドリフト領域のエピタキシャルオーバーグロース；および
    前記第２の伝導型の半導体材料の前記領域の前記上面の少なくとも１部分の露出するための前記ドリフト領域のエッチングを含む半導体の製造方法であって、
    前記ドリフト層が半導体基板上にあるか、あるいは前記ドリフト層が前記第１の伝導型の半導体材料を含むバッファ層上にあり、且つ前記バッファ層が前記半導体基板上にある、半導体の製造方法。
  31. 前記第２の伝導型の半導体材料の前記領域が第１および第２の対向する末端を有する多数の間隔の開いた延長セグメントを含む、請求項３０に記載の方法。
  32. 前記第２の伝導型の半導体材料の前記領域が前記延長セグメントの前記第１の末端と接続する第１の母線および前記延長セグメントの前記第２の末端と接続する第２の母線をさらに含む、請求項３１に記載の方法。
  33. 前記第１および第２の母線が第１の幅を有し且つ前記の突起した延長セグメントが前記の第１の幅よりも狭い第２の幅を有する、請求項３２に記載の方法。
  34. 前記第１および第２の母線が第１および第２の対向する末端を有し且つ前記第１の母線の前記第１の末端が第３の母線によって前記第２の母線の前記第１の末端と接続する、請求項３２に記載の方法。
  35. 前記第１の母線の前記第２の末端が第４の母線によって前記第２の母線の前記第２の末端と接続する、請求項３４に記載の方法。
  36. 前記第１の伝導型の半導体材料の前記エピタキシャル成長層のエッチング時に前記第１および／あるいは第２の母線が露出する、請求項３２に記載の方法。
  37. 前記第１の伝導型の半導体材料の前記エピタキシャル成長層のエッチング時に前記間隔の開いた多数の延長セグメントが露出しない、請求項３６に記載の方法。
  38. 前記デバイスの周縁部分の前記ドリフト層、およびもし存在する場合は、任意のバッファ層をエッチングして下層の基板を露出させることをさらに含む、請求項３０に記載の方法。
  39. 前記デバイスの周縁部分の前記ドリフト層内に注入された前記第２の伝導型の半導体材料の領域を形成することをさらに含む、請求項３０に記載の方法。
  40. 前記ドリフト領域上および前記ドリフト層と反対側の前記半導体基板の表面にコンタクトを形成することをさらに含む、請求項３０に記載の方法。
  41. コンタクトの形成が前記中央領域および前記ドリフト層の反対側の前記半導体基板の前記表面にオーミックコンタクト材料を蒸着することおよび前記オーミックコンタクト材料上に電気伝導性金属を蒸着することを含む、請求項４０に記載の方法。
  42. 前記ドリフト層上にショットキー金属を蒸着することをさらに含む、請求項４１に記載の方法。
  43. 前記ショットキー金属を蒸着する前に前記コンタクトをアニールすることをさらに含む、請求項４２に記載の方法。
  44. アニールが９００℃よりも高い温度で実施される、請求項４３に記載の方法。
  45. 前記ドリフト領域上の前記オーミックコンタクト材料上の前記ショットキー金属および前記電気伝導性金属が同時に蒸着される、請求項４２に記載の方法。
  46. 前記ドリフト領域上および前記ドリフト層と反対側の前記半導体基板の前記表面上のコンタクトをアニールすることをさらに含む、請求項４５に記載の方法。
  47. アニールが５００℃よりも高い温度で実施される、請求項４６に記載の方法。
  48. 前記第２の伝導型の半導体材料の前記層を選択的にエッチングすることによる前記ドリフト層上および前記第２の伝導型の半導体材料の前記領域の周囲における前記第２の伝導型の前記半導体材料の１つあるいはそれ以上の連続領域の形成であって、且つ
    前記ドリフト層の露出面上で第１の伝導型の半導体材料のエピタキシャル成長が第２の伝導型の半導体材料の前記１つあるいはそれ以上の連続領域と隣接する前記ドリフト層上における前記第１の伝導型の半導体材料のエピタキシャル成長を含む、請求項３０に記載の方法。
  49. 前記ドリフト層が前記第１の伝導型の半導体材料を含むバッファ層上にあり且つ前記バッファ層が前記半導体基板上にある、請求項３０に記載の方法。
  50. 請求項３０に記載の方法で製造される半導体デバイス。
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