JP2019110226A - SiC半導体装置、電力変換装置およびSiC半導体装置の製造方法 - Google Patents
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Abstract
Description
図1は、前提技術のバリアショットキーダイオード(SiC−JBS)100の断面図である。なお、本明細書では断面図を用いて半導体装置の構造を説明するが、FLRなどの電界緩和層または絶縁保護膜層を含む終端構造については図示を省略する。また、各図において共通または対応する構成要素には同一の参照符号を付す。
<B−1.構成>
図2は、実施の形態1のSiC−JBS101の断面図である。SiC−JBS101は、SiCエピタキシャル層2の上面における結晶欠陥密度が、p型領域3の上面における結晶欠陥密度と比べて小さいという点で、前提技術のSiC−JBS100と異なる。これがSiC−JBS101の1つ目の特徴である。なお、図2では表面電極5の図示を省略している。前提技術で説明したように、本実施の形態1のSiC−JBS101においても、n型領域(SiCエピタキシャル層2)がn型エピタキシャル層であって、p型領域3がp型エピタキシャル層である。
図6から図10は、SiC−JBS101の製造方法を示す断面図である。以下、図6から図10に沿ってSiC−JBS101の製造方法を説明する。
上記では、トレンチ14内にSiCエピタキシャル層15を形成した後、SiCエピタキシャル層15およびp型領域3の上面にショットキー電極4を形成することについて説明した。しかし、トレンチ14内にSiCエピタキシャル層15を形成する際、図11に示すようにp型領域3の上面にもSiCエピタキシャル層15が形成される場合がある。このように、SiCエピタキシャル層15の上面に凹凸が生じると、リーク電流が増加する。よって、p型領域3の上面のSiCエピタキシャル層15を除去することによって、ショットキー電極4との接触面を平坦化し、リーク電流の低減を図る。但し、p型領域3の上面のSiCエピタキシャル層15の除去を機械的な研磨で行うと、研磨面の微細な傷がリーク電流の増加要因となるため、研磨面の微細な傷が少ない化学機械研磨(chemical mechanical polishing:CMP)によりp型領域3の上面のSiCエピタキシャル層15を除去する。こうして、図12に示すようにショットキー電極4との接触面を平坦化した上で、図13に示すようにショットキー電極4とオーミック電極6を形成し、SiC−JBS101が完成する。
実施の形態1のSiC半導体装置であるSiC−JBS101は、SiC基板1と、SiC基板1の上面に形成されたエピタキシャル層と、エピタキシャル層の上面に形成されたショットキー電極4と、SiC基板1の下面に形成されたオーミック電極6と、を備える。エピタキシャル層は、上面がショットキー電極と接触するn型エピタキシャル層であるSiCエピタキシャル層2と、SiCエピタキシャル層2の上面からSiCエピタキシャル層2の一部の深さに亘り選択的に形成され、それらの上面がショットキー電極4と接触する複数のp型エピタキシャル層であるp型領域3と、を備える。SiCエピタキシャル層2の上面における結晶欠陥密度は、p型領域3の上面における結晶欠陥密度よりも小さいため、リーク電流の低下とそれによる歩留りの低下、さらにスポット破壊の低減とそれによる生産性の向上が図られる。
<C−1.構成>
図16は、実施の形態2のSiC−JBS102の断面図である。SiC−JBS102は、SiCエピタキシャル層2がp型領域3よりも深い第1領域2Aと、p型領域3に挟まれショットキー電極4と接触する第2領域2Bとに区分され、第2領域2Bのn型不純物濃度が第1領域2Aのn型不純物濃度よりも高いという点で、実施の形態1のSiC−JBS101と異なる。それ以外のSiC−JBS102の構成はSiC−JBS101と同様である。
SiC−JBS102の製造方法は図6から図10で説明した実施の形態1のSiC−JBS101の製造方法と概ね同様である。但し、図8に示す複数のトレンチ14の内部にn型のSiCエピタキシャル層を埋め込む際、そのn型不純物濃度をSiCエピタキシャル層12のn型不純物濃度よりも高くする。
実施の形態2のSiC−JBS102において、SiCエピタキシャル層2は、複数のp型領域3よりも深い第1領域2Aと、複数のp型領域3に挟まれショットキー電極4と接触する第2領域2Bとを備える。そして、第2領域2Bは第1領域2Aよりもn型不純物濃度が高いため、オン抵抗を低減することができる。あるいは、オン抵抗をそのままに第2領域2Bの幅を狭くして、第2領域2Bとショットキー電極4とのショットキー接合部の面積を小さくすることができるため、リーク電流の低下とそれによる歩留りの低下、さらにスポット破壊の低減とそれによる生産性の向上が図られる。
<D−1.構成>
図19は、実施の形態3のSiC−JBS103の断面図である。SiC−JBS103は、SiCエピタキシャル層2の第2領域2Bの下面がp型領域3の下面よりも深いという点で、実施の形態2のSiC−JBS102と異なる。それ以外のSiC−JBS103の構成はSiC−JBS102と同様である。
図20から図24は、SiC−JBS103の製造方法を示す断面図である。以下、図20から図24に沿ってSiC−JBS103の製造方法を説明する。
実施の形態3のSiC−JBS103では、第2領域2Bの下面が複数のp型領域3の下面よりも深いため、図19の矢印Bで示すように、第2領域2Bからp型領域3の下面より下方の第1領域2Aに向けて電流が広がって流れやすくなる。そのため、オン抵抗が低減する。
本実施の形態は、上述した実施の形態1−3にかかる半導体装置を電力変換装置に適用したものである。本発明は特定の電力変換装置に限定されるものではないが、以下、実施の形態4として、三相のインバータに本発明を適用した場合について説明する。
Claims (10)
- SiC基板と、
前記SiC基板の上面に形成されたエピタキシャル層と、
前記エピタキシャル層の上面に形成されたショットキー電極と、
前記SiC基板の下面に形成されたオーミック電極と、を備え、
前記エピタキシャル層は、
上面が前記ショットキー電極と接触するn型エピタキシャル層と、
前記n型エピタキシャル層の上面から前記n型エピタキシャル層の一部の深さに亘り選択的に形成され、それらの上面が前記ショットキー電極と接触する複数のp型エピタキシャル層と、を備え、
前記n型エピタキシャル層の上面における結晶欠陥密度は、前記p型エピタキシャル層の上面における結晶欠陥密度よりも小さい、
SiC半導体装置。 - 前記p型エピタキシャル層の側面は前記p型エピタキシャル層の上面に略垂直である、
請求項1に記載のSiC半導体装置。 - 前記n型エピタキシャル層は、
複数の前記p型エピタキシャル層よりも深い第1領域と、
複数の前記p型エピタキシャル層に挟まれ前記ショットキー電極と接触する第2領域とを備え、
前記第2領域は前記第1領域よりもn型不純物濃度が高い、
請求項1又は2に記載のSiC半導体装置。 - 前記第2領域の下面は複数の前記p型エピタキシャル層の下面よりも深い、
請求項3に記載のSiC半導体装置。 - 請求項1から4のいずれか1項に記載のSiC半導体装置を有し、入力される電力を変換して出力する主変換回路と、
前記主変換回路を制御する制御信号を前記主変換回路に出力する制御回路とを備える、
電力変換装置。 - (a)SiC基板の上面に第1のn型エピタキシャル層とp型エピタキシャル層をこの順に積層し、
(b)前記p型エピタキシャル層の上面から少なくとも前記p型エピタキシャル層を貫通する複数のトレンチを形成し、
(c)前記トレンチの下面より側面からの成長速度が速い成長条件で前記トレンチ内に第2のn型エピタキシャル層を形成し、
(d)前記第2のn型エピタキシャル層および前記p型エピタキシャル層の上面にショットキー電極を形成し、
(e)前記SiC基板の下面にオーミック電極を形成する、
SiC半導体装置の製造方法。 - 前記工程(c)は、前記第1のn型エピタキシャル層より不純物濃度の高い前記第2のn型エピタキシャル層を形成する工程である、
請求項6に記載のSiC半導体装置の製造方法。 - 前記工程(b)は、前記p型エピタキシャル層の上面から前記第1のn型エピタキシャル層の一部にかけて複数の前記トレンチを形成する工程である、
請求項6または7に記載のSiC半導体装置の製造方法。 - 前記工程(c)は前記トレンチ内および前記p型エピタキシャル層の上面に前記第2のn型エピタキシャル層を形成する工程であり、
(f)前記工程(c)と前記工程(d)の間に、前記p型エピタキシャル層の上面に形成された前記第2のn型エピタキシャル層を化学機械研磨により除去する工程をさらに備える、
請求項6から8のいずれか1項に記載のSiC半導体装置の製造方法。 - 前記工程(c)は前記トレンチ内および前記p型エピタキシャル層の上面に前記第2のn型エピタキシャル層を形成する工程であり、
(g)前記工程(c)と前記工程(d)の間に、前記p型エピタキシャル層の上面に形成された前記第2のn型エピタキシャル層の上面から前記p型エピタキシャル層の上面にかけてイオン注入によりp型領域を形成する工程をさらに備える、
請求項6から8のいずれか1項に記載のSiC半導体装置の製造方法。
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